CS243218B1 - A circuit for evaluating a phase modulated and modified phase modulated recording - Google Patents
A circuit for evaluating a phase modulated and modified phase modulated recording Download PDFInfo
- Publication number
- CS243218B1 CS243218B1 CS845733A CS573384A CS243218B1 CS 243218 B1 CS243218 B1 CS 243218B1 CS 845733 A CS845733 A CS 845733A CS 573384 A CS573384 A CS 573384A CS 243218 B1 CS243218 B1 CS 243218B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- flop
- flip
- transistor
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Řešení se týká oboru číslicové techniky a řeší problém vyhodnocení záznamu, který je čten z pružných magnetických disků či jiných médií, u nichž je používáno fázové modulování záznamu (FM) něho modifikované fázové modulování záznamu (MFM). Zapojení umožňuje spolehlivou činnost při jediném napájecím napětí, při použití součástek v běžných tolerancích hodnot a bez použití nastavovacích prvků. Řešení může být použito v periferních zařízeních číslicových systémů, která používají média se zmíněným druhem záznamu.The solution relates to the field of digital technology and solves the problem of evaluating a record that is read from flexible magnetic disks or other media that use phase modulation recording (FM) or modified phase modulation recording (MFM). The circuit allows reliable operation with a single supply voltage, using components with common tolerances and without the use of adjustment elements. The solution can be used in peripheral devices of digital systems that use media with the aforementioned type of recording.
Description
(54) Obvod pro vyhodnocení fázově modulovaného a modifikovaně fázově modulovaného záznamu(54) Circuit for evaluating phase modulated and modified phase modulated record
Řešení se týká oboru číslicové techniky a řeší problém vyhodnocení záznamu, který je čten z pružných magnetických disků či jiných médií, u nichž je používáno fázové modulování záznamu (FM) něho modifikované fázové modulování záznamu (MFM). Zapojení umožňuje spolehlivou činnost při jediném napájecím napětí, při použití součástek v běžných tolerancích hodnot a bez použití nastavovacích prvků. Řešení může být použito v periferních zařízeních číslicových systémů, která používají média se zmíněným druhem záznamu.The solution relates to the field of digital technology and solves the problem of recording evaluation, which is read from flexible magnetic disks or other media, where the phase recording modulation (FM) of its modified phase recording modulation (MFM) is used. The wiring enables reliable operation at a single supply voltage, using components within normal tolerances and without the use of adjusters. The solution can be used in peripherals of digital systems that use media with said kind of recording.
Ί.'Ι=·Ζ·.Ί.'Ι = · Ζ ·.
Vyinález se týká obvodu pro vyhodnocení záznamu fázově modulovaného a záznamu modifikovaně fázově modulovaného, který je čten např. z magnetického média, jako je pružný disk. Informace vzniklá vyhodnocením předloženým obvodem podle vynálezu je dále zpracovávána a datová složka informace je vkládána ve vyrovnávací paměti, odkud je podle potřeby odebírána k dalšímu zpracování.The invention relates to a circuit for evaluating a phase modulated record and a modified phase modulated record which is read eg from a magnetic medium such as a flexible disk. The information generated by the evaluation presented by the circuit according to the invention is further processed and the data component of the information is inserted in a buffer from where it is taken as needed for further processing.
Dosud známá zapojení, která umožňovala spolehlivé vyhodnocení jak fázově modulovaného, tak modifikovaně fázově modulovaného záznamu, vyžadovala ke své bezchybné funkci nastavení hodnot parametrů některých součástek nebo vyžadovala použití součástek s malými odchylkami (1 až 2 °/o j od předepsaných hodnot parametrů.Previously known wiring, which allowed reliable evaluation of both phase modulated and modified phase modulated record, required for its flawless function the adjustment of parameter values of some components or required the use of components with small deviations (1 to 2 ° / o from the prescribed parameter values).
Dále dosud známá zapojení vyžadovala ke své správné činnosti napájecí napětí různá od napájecího napětí číslicových obvodů TTL.Furthermore, the known circuitry required for its proper operation a supply voltage different from that of the digital circuit TTL.
Uvedené nedostatky odstraňuje obvod pro vyhodnocení fázově modulovaného záznamu, jehož podstata spočívá v tom,, že vstupní vodič „data“ je zapojen na vstup prvního moinostabilního klopného obvodu, jehož kladný výstup je zapojen na hodinový vstup prvního D-kliopiného obvodu, dále tento kladný výstup je zapojen na hodinový vstup prvního JK-klopného obvodu a záporný výstup prvního ínonostabilnílio klopného obvodu je zapojen na hodinový vstup druhého D-klopného obvodu a datové vstupy prvního a druhého D-klopného obvodu jsou zapojeny na zdroj logické muly a výstup prvního D-klopného obvodu je zapojen na nastavovací vstupy prvního a druhého JK-klopného obvodu, jejichž J-vstupy jsou zapojeny na zdroj logické jedničky a jejichž K-vstupy jsou zapojeny na zdroj logické nuly a kladný výstup prvního· JK-klopného obvodu je zapojen na první vstup hradla NAND a dále je zapojen na první vstup hradla s otevřeným kolektorme ADN-CO a záporný výstup prvního JK-klopného^ obvodu je zapojen na druhý vstup hradla s otevřeným kolektorem NAND-OC a kladný výstup druhého JK-klopného obvodu je zapojen na druhý vstup hradla NAND a dále na první vstup hradla s otevřeným kolektorem NAND-OC a výstup hradla NAND je zapojen na nastavovací vstup prvního D-klopného obvodu a záporný výstup druhého JK-klopného obvodu je zapojen na druhý vstup hradla s s otevřeným kolektorem AND-OC, jehož výstup je zapojen na první vstup oscilátoru s proměnným kmitočtem a výstup hradla s otevřeným kolektorem NAND-OC je zapojen na druhý vstup oscilátoru s proměnným kmitočtem a vstupní vodič „tic“ je zapojen na třetí vstup oscilátoru s proměnným kmitočtem, jehož kladný výstup je zapojen na hodinový vstup druhého JK-klopného obvodu a dále tento kladný výstup je zapojen na hodinový vstup posuvného registru a dále tento kladný výstup je zapojen jako výstupní vodič „shifttime“ do vnějších obvodů a dále tento kladný výstup je zapojen ma vstup druhého monostabilní ho· klopného obvodu, a výstup druhého monostabilního klopného obvodu je zapojen na nastavovací vstup druhého D-klopného, obvodu, jehož výstup je zapojen na sériový vstup posuvového registru, a paralelní výstup posuvového registru je zapojen do vnějších obvodů jako výstupní sběrnice „reghlt“ a záporný výstup oscilátoru s proměnným kmitočtem je zapojen jako výstupní vodič shifttime* do vnějších obvodů.The above mentioned drawbacks are eliminated by the circuit for evaluation of the phase modulated record, which is based on the fact that the input data wire is connected to the input of the first moinostable flip-flop whose positive output is connected to the clock input of the first D-cliopin circuit. is connected to the clock input of the first JK-flip-flop and the negative output of the first in-stable flip-flop is connected to the clock input of the second D-flip-flop and the data inputs of the first and second D-flip-flop are connected to is connected to the setting inputs of the first and second JK flip-flops, whose J-inputs are connected to the logic one source and whose K-inputs are connected to the logical zero source and the positive output of the first · JK-flip-flop is connected to the first NAND gate input and is connected to the first gate of the open collector ADN-CO az the negative output of the first JK flip-flop is connected to the second NAND-OC open gate gate input and the positive output of the second JK flip-flop is connected to the second NAND gate open input and the first NAND-OC open collector gate input and gate output NAND is connected to the setting input of the first D-flip-flop and the negative output of the second JK-flip-flop is connected to the second AND-OC open-collector gate input whose output is connected to the first variable frequency oscillator input and NAND open-collector gate output. -OC is connected to the second input of the variable frequency oscillator and the input wire “tic” is connected to the third input of the variable frequency oscillator, whose positive output is connected to the clock input of the second JK flip-flop and this positive output is connected to the clock input shift register and this positive output is connected as output wire „shifttime“ to MV and the output of the second monostable flip-flop is connected to the setting input of the second D-flip-flop, the output of which is connected to the serial input of the shift register, and the parallel output of the shift the register is connected to the external circuits as the "reghlt" output bus and the negative output of the variable frequency oscillator is connected as the shifttime output wire * to the external circuits.
Nedílnou součástí obvodu pro vyhodnocení fázově 'modulovaného záznamu a modifikovaně fázově modulovaného záznamu je podstata spočívá v tom, že první vstup oscilátoru s proměnným kmitočtem je zapojen, na anodu první diody a dále tento, vstup je zapojen přes první odpor na zdroj napětí + 5V a katoda první diody je zapojena na bázi prvního tranzistoru-, na kterou je dále zapojen první pól prvního' kondenzátním a na kterou je dále zapojen přes druhý odpor druhý vstup oscilátoru s proměnným kmitočtem, a druhý pól prvního kondenzátorů je zapojen přes třetí odpor na zem a emitor prvního tranzistoru je zapojen přes čtvrtý o-dpor na anodu druhé diody, jejíž katoda je uzemněna a kolektor prvního tranzistoru je zapojen na kolektor druhého tranzistoru a dále je kolektor prvního tranzistoru zapojen na bázi druhého tranzistoru a dále je kolektor prvního tranzistoru zapojen ma kolektor třetího tranzistoru a dále je kolektor prvního tranzistoru, zápojem na bázi čtvrtého tranzistoru a emitor druhého tranzistoru je zapojen na zdroj napětí + 5V, na který je zapojena, báze třetího- tranzistoru a na který je zapojen emitor čtvrtého tránzistoru a emitor třetího tranzistoru je přes pátý odpor uzemněn a kolektor čtvrtého tranzistoru je zapojen na třetí vstup prvního monostabilního klopného obvodu, jehož výstup je zapojen jednak na vstup druhého monostabilního klopného obvodu, a jednak na druhý vstup hradla NAND a výstup druhého monostabilního klopného obvodu je na vstup děliče kmitočtu a dále je týž výstup zapojen na druhý vstup prvního monostabilního klopného obvodu a výstup hradla NAND je zapojen na první pól šestého odporu, jerož druhý pól je zapojen jednak na druhý vstup hradla NOR, a jednak přes druhý kondenzátor na zem a třetí vstup oscilátoru s proměnným kmitočtem je zapojen na první vstup hradla NOR, jehož výstup je zapojen na první vstup prvního monostabilního klopného obvodu a kladný výstup děliče kmitočtu je zapojen na kladný výstup oscilátoru s proměnným kmitočtem a záporný výstup děliče kmitočtu je zapojen na záporný výstup oscilátoru s proměnným kmitočtem.An integral part of the circuit for the evaluation of the phase modulated recording and the modified phase modulated recording is that the first input of the variable frequency oscillator is connected to the anode of the first diode and this input is connected via the first resistor to a + 5V voltage source. the cathode of the first diode is connected on the basis of a first transistor, to which the first pole of the first capacitor is further connected and to which the second input of the variable frequency oscillator is connected via the second resistor, and the second pole of the first capacitors is connected through the third resistor the emitter of the first transistor is connected via a fourth resistor to the anode of a second diode whose cathode is grounded and the collector of the first transistor is connected to the collector of the second transistor, and the collector of the first transistor is connected on the basis of the second transistor transistor and further the collector is first the transistor base, the fourth transistor emitter and the second transistor emitter are connected to the + 5V voltage source to which it is connected, the third transistor base and to which the fourth transistor emitter is connected and the third transistor emitter is grounded via the fifth resistor and the fourth transistor collector is connected to the third input of the first monostable flip-flop whose output is connected both to the input of the second monostable flip-flop and to the second input of the NAND gate and the output of the second monostable flip-flop is to the input of the frequency divider monostable flip-flop and the NAND gate output is connected to the first pole of the sixth resistor, the second pole connected to the second NOR gate input and through the second capacitor to ground and the third variable frequency oscillator input connected to the first NOR gate input. the output is connected to the first input the first monostable flip-flop and the positive frequency divider output is connected to the positive output of the variable frequency oscillator and the negative frequency divider output is connected to the negative output of the variable frequency oscillator.
Toto zapojeuí podle vynálezu přináší tu výhodu, že nepožaduje ke své správné funkci nastavování hodnot parametrů součástek s malými odchylkami (1 až 2%) od předepsaných hodnot pare metrů.This arrangement according to the invention has the advantage that it does not require its parameters to be adjusted correctly with small deviations (1-2%) from the prescribed pare meters.
Dále zapojení poule vynálezu přináší tu výhodu, že ke své funkci požaduje jediné napájecí napětí, které je shodné s napájecím napětím číslicových obvodů TTL.Furthermore, the connection according to the invention brings the advantage that it requires a single supply voltage which is identical to the supply voltage of the digital circuit TTL to function.
jedno z možných provedení vynálezu je znázorněno na připojených obrázcích. Obr. 1 představuje schematické zapojení celého obvodu pro vyhodnocení fázově modulovaného záznamu a modifikovaně fázově modulovaného záznamu. Obr. 2 představuje jedno z možných provedení oscilátoru s proměnným kmitočtem. Obr. 3 zobrazuje časové průběhy některých signálů z obr. 1.one possible embodiment of the invention is shown in the attached figures. Giant. 1 is a schematic circuit diagram of an entire circuit for evaluating a phase modulated record and a modified phase modulated record. Giant. 2 represents one embodiment of a variable frequency oscillator. Giant. 3 shows the waveforms of some of the signals of FIG. 1.
Tento obvod podle obr. 1 se skládá z prvního monostabilního klopného obvodu 0, prvního D-klopného obvodu 1, prvního JK-klopného obvodu 2, druhého JK-klopnélio obvodu 3, prvního hradla 4 NAND, hradla 5 s otevřeným kolektorem AND-OC, hradla 6 s otevřeným kolektorem NAND-OC, oscilátoru 7 s proměnným kmitočtem, druhého monostabilního klopného obvodu 8, druhého □ klopného -obvodu 9, posuvného registru 10.This circuit according to FIG. 1 consists of a first monostable flip-flop 0, a first D-flip-flop 1, a first JK-flip-flop 2, a second JK-flip-flop 3, a first NAND gate 4, an AND-OC open collector gate 5, NAND-OC open collector gates 6, variable frequency oscillator 7, second monostable flip-flop 8, second flip-flop 9, shift register 10.
Tyto obvody jsou zapojeny tak, že vstupní vodič 000 „data“ je zapojen na vstup 00 prvního monostabilního klopného obvodu 0, jehož kladný výstup 01 je zapojen na hodinový vstup 22 prvního JK-klopného obvodu 2, dále tento kladný výstup 01 je zapojen na hodinový vstup 11 prvního D-klopného obvodu 1 a záporný výstup 02 prvního monostabilního klopného obvodu 0 je zapojen na hodinový vstup 91 druhého D-klopného obvodu 9 a datové vstupy 10, 90 prvního a druhého D-klopného obvodu 1, 9 jsou zapojeny na zdroj logické nuly a výstup 13 prvního D-klopného obvodu 1 je zapojen na nastavovací vstupy 23, 33 prvního a druhého JK-klopného obvodu 2, 3, jejichž J-vstupy ,20, 30 jsou zapojeny na zdroj logické jedničky a jejich K-vstupy 21, 31 jsou zapojeny na zdroj logické nuly a kladný výstup 24 prvního JK-klopného obvodu 2 je zapojen na první vstup 40 prvního hradla 4 NAND a dále je zapojen na první vstup 50 hradla 5 s otevřeným kolektorem AND-OC a záporný výstup 25 prvního JK-klopného obvodu 2 je zapojen na druhý vstup 61 hradla 6 s otevřeným kolektorem NAND-OC a kladný výstup 34 druhého JK-klopného obvodu 3 je zapojen na druhý vstup 41 prvního hradla 4 NAND a dále na první vstup 60 hradla 6 s otevřeným kolektorem NAND-OC a výstup 42 prvního hradla 4 NAND je zapojen na nastavovací vstup 12 prvního D-klopného obvodu 1 a záporný výstup 35 druhého JK-klopného obvodu 3 je zapojen na druhý vstup 51 hradla 5 s otevřeným kolektorem AND-OC, jehož výstup 52 je zapojen na první vstup 70 oscilátoru 7 s proměnným kmitočtem a výstup 62 hradla 6 s otevřeným kolektorem NAND-OC je zapojen na druhý vstup 71 oscilátoru 7 s proměnným kmitočtem a vstupní vodič 720 „tic“ je zapojen na třetí vstup 72 oscilátoru 7 s proměnným kmitočtem, jehož kladný výstup 73 je zapojen na hodinový vstup 32 druhého JK-klopného obvodu 3 a dále tento kladný výstup 73 je zapojen na hodinový vstup 101 posuvného registru 10 a dále tento kladný výstup 73 je zapojen jako výstupní vodič 730 „shifttime“ do vnějších obvodů a dále tento kladný výstup 73 je zapojen na vstup 80 druhého monostabilníího klopného obvodu 8 a výstup 81 druhého monostabilního klopného obvodu 8 je zapojen na nastavovací vstup 92 druhého klopného obvodu 9, jehož výstup 93 je zapojen na sériový vstup 100 posuvného registru 10 a paralelní výstup 102 posuvného registru 10 je zapojen do vnějších obvodů jako výstupní sběrnice 1020 „regbit“ a záporný výstup 74 oscilátoru 7 s proměnným kmitočtem je zapojen jako výstupní vodič 740 „shiftime“ do vnějších obvodů.These circuits are connected in such a way that the input data wire "data" is connected to the input 00 of the first monostable flip-flop 0, whose positive output 01 is connected to the clock input 22 of the first JK-flip-flop 2, the input 11 of the first D-flip-flop 1 and the negative output 02 of the first monostable flip-flop 0 are connected to the clock input 91 of the second D-flip-flop 9 and the data inputs 10, 90 of the first and second D-flip-flop 1, 9 the zeros and output 13 of the first D-flip-flop 1 are connected to the adjusting inputs 23, 33 of the first and second JK-flip-flops 2, 3, whose J-inputs 20, 30 are connected to the logic one and their K-inputs 21, 31 are connected to a logic zero source and the positive output 24 of the first JK-flip-flop 2 is connected to the first input 40 of the first NAND gate 4 and further connected to the first input 50 of the open-collector AND-OC gate; the negative output 25 of the first JK-flip-flop 2 is connected to the second gate 61 of the NAND-OC open collector 6 and the positive output 34 of the second JK-flip-flop 3 is connected to the second input 41 of the first NAND-gate 4 and further 6 with NAND-OC open collector and output 42 of first gate 4 NAND is connected to adjusting input 12 of first D-flip-flop 1 and negative output 35 of second JK flip-flop 3 is connected to second input 51 of open-flip AND-OC whose output 52 is connected to the first input 70 of the variable frequency oscillator 7 and the output 62 of the NAND-OC open collector gate 6 is connected to the second input 71 of the variable frequency oscillator 7 and the input wire 720 "tic" is connected to the third input 72 oscillator 7 with variable frequency whose positive output 73 is connected to clock input 32 of the second JK flip-flop 3 and further this positive output 73 is connected to clock input 101 pos The positive output 73 is connected to the input 80 of the second monostable flip-flop 8 and the output 81 of the second monostable flip-flop 8 is connected to the adjusting input. 92 of the second flip-flop 9, whose output 93 is connected to the serial input 100 of the shift register 10 and the parallel output 102 of the shift register 10 is connected to the external circuits as the output bus 1020 "regbit" and negative output 74 of the variable frequency oscillator 7 740 "shiftime" wire to external circuits.
Průběhy napětí na vodičích 000, 010, 730, 520, 620, 930 a 810 jsou znázorněny na obr. 3.The voltage waveforms on conductors 000, 010, 730, 520, 620, 930 and 810 are shown in Figure 3.
Zapojení podle obr. 1 pracuje následujícím způsobem.The circuit of FIG. 1 operates as follows.
Na vstupním vodiči 000 „data“ přicházejí pulsy čteného signálu. Každý přechod L-H pulsu spustí monostabilní klopný obvod 0, který generuje puls o době trvání Vt nominálního bitintervalu. Počátek tohoto pulsu vynuluje D-klopný obvod 1 a tím odblokuje člnncst detektoru fázové odchylky, který obsahuje JW-klopné obvody 2 a 3. JK-klopný obvod 2 je nastaven do H koncovou hranou pulsu monostabilního klopného obvodu 0, JK-klopný obvod 3 je podobně nastavován do H přechodem H-L signálu na vodiči 730. Časový rozdíl mezi nastavením JK-klopných obvodů 2, 3 do H a pořadí jejich nastavení je zpracováno hradly 5, 6 s otevřenými kolektory AND-OC a NAND-OC na signály 520 a 630. Hradlo 4 NAND po detekci nastavení obou JK-klopných obvodů 2 a 3 do H nastavuje D-klopný obvod 1 do H, čímž je až do příchodu dalšího pulsu po vodiči 000 blokována činnost detektoru fázové odchylky nulováním JK-klopných obvodů 2 a 3 a zároveň ukončena generace signálů na vodičích 520 a 630. Signály na vodičích 520 a 630 jsou v oscilátoru 7 s proměnným kmitočtem upravovány a působí na změny kmitočtu tak, aby se fázové odchylky přechodů H-L na vodičích 010 a 730 minimalizovaly. Přechodem H-L na negovaném výstupu 02 monostabilního klopného obvodu 0 se provede vynulování D-klopného obvodu 9. Stav jeho negovaného výstupu 93 je zapsán na poslední místo v posuvném registru 10 při přechodu H-L signálu 730, kterým je rovněž spuštěn monostabilní klopný obvod 8. Jeho výstupní impuls, který má dobu trvání řádově desítky nanosekund, nastavuje D-klopný obvod 9 do H po přenosu informace uložené v D-klopném obvodě 9 do posuvného registru 10.The input signal 000 "data" is receiving pulses of the read signal. Each L-H pulse transition triggers a monostable flip-flop 0, which generates a pulse of the duration Vt of the nominal bit interval. The beginning of this pulse resets the D-flip-flop 1 and thereby unlocks the phase-deflection detector which contains the JW-flip-flops 2 and 3. The JK-flip-flop 2 is set to H by the end edge of the monostable flip-flop 0. Similarly, set to H by passing the HL signal on wire 730. The time difference between setting the JK-flip-flops 2, 3 to H and the order of their setting is processed by AND-OC and NAND-OC open gates 5, 6 to signals 520 and 630. The NAND gate 4, after detecting both JK flip-flops 2 and 3 to H, adjusts the D flip-flop 1 to H, thereby blocking the operation of the phase deviation detector by resetting the JK flip-flops 2 and 3 until the next pulse on wire 000 Generation of signals on conductors 520 and 630 is terminated. The signals on conductors 520 and 630 are adjusted in variable frequency oscillator 7 and affect the frequency changes so that phase deviations of HL transitions on wires 010 and 730. By switching HL on the negated output 02 of the monostable flip-flop 0, the D-flip-flop 9 is reset. The state of its negated output 93 is written to the last position in the shift register 10 at HL signal 730, which also triggers the monostable flip-flop 8. an impulse having a duration of the order of tens of nanoseconds sets the D-flip-flop 9 to H after transferring the information stored in the D-flip-flop 9 to the shift register 10.
Oscilátor 7 s proměnným kmitočtem podle obr. 2 se skládá z prvního, druhého, třetího, čtvrtého, pátého a šestého odporu 700, 702, 704, 707, 710, 717, dále z první a druhé diody 701, 708, dále z prvního, druhého, třetího a čtvrtého tranzistoru 708, 705, 709, 711, dále z prvního a druhého kondenzátoru 703, 718, dále z třetího a čtvrtého monostabilního klopného obvodu 714, 715, dále z druhého hradla 718 NAND, dále z hradla 713 NOR a z děliče 719 kmitočtu.The variable frequency oscillator 7 of FIG. 2 comprises first, second, third, fourth, fifth and sixth resistors 700, 702, 704, 707, 710, 717, first and second diodes 701, 708, second, third and fourth transistors 708, 705, 709, 711, first and second capacitors 703, 718, third and fourth monostable flip-flops 714, 715, second gate 718 NAND, gate 713 NOR and divider 719 frequency.
Tyto obvody jsou navzájem propojeny tak, že první vstup 70 oscilátoru s proměnným kmitočtem je zapojen na anodu 7010 první diody 701 a dále tento vstup 70 je zapojen přes první odpor 700 na zdroj napětí +5 V a katoda 7011 první diody 701 je zapojena na bázi 7061 prvního tranzistoru 706, na kterou je dále zapojen první pól 7030 prvního kondenzátoru 703 a na kterou je dále zapojen přes druhý odpor 702 druhý vstup 71 oscilátoru 7 s proměnným kmitočtem a druhý pól 7031 prvního kondenzátoru 703 je zapojen přes třetí odpor 704 na zem a emitor 7062 prvního tranzistoru 706 je zapojen přes čtvrtý odpor 707 na anodu 7080 druhé diody 708, jejíž katoda 7081 je uzemněna a kolektor 7060 prvního tranzistoru 706 je zapojen na kolektor 7052 druhého tranzistoru 705 a dále je kolektor 7060 prvního tranzistoru 706 zapojen na bázi 7051 druhého tranzistoru 705 a dále je kolektor 7060 prvního tranzistoru 706 zapojen na kolektor 7090 třetího tranzistoru 709 a dále je kolektor 7060 prvního tranzistoru 706 zapojen na bázi 7111 čtvrtého tranzistoru 711 a emitor 7050 druhého tranzistoru 705 je zapojen na zdroj napětí 4-5 V, na který je zapojena báze 7091 třetího tranzistoru 709 a na který je zapojen emitor 7110 čtvrtého tranzistoru 711, a emitor 7092 třetího tranzistoru 709 je přes pátý odpor 710 uzemněn a kolektor 7112 čtvrtého tranzistoru 711 je zapojen na třetí vstup 7142 třetího monostabilního klopného obvodu 714, jehož výstup 7144 je zapojen jednak na vstup 7150 čtvrtého monostabilního klopného obvodu 715, a jednak na druhý vstup 7161 druhého hradla 716 NAND a výstup 7151 čtvrtého monostabilního klopného obvodu 715 je zapojen na první vstup 7160 druhého hradla 716 NAND a dále týž výstup 7151 je zapojen na vstup 7190 děliče 719 kmitočtu a dále je týž výstup 7151 zapojen na druhý vstup 7141 třetího monostabilního klopného obvodu 714 a výstup 7162 druhého hradla 716 NAND je zapojen na první pól 7170 šestého odporu 717, jehož druhý pól 7171 je zapojen jednak na druhý vstup 7131 hradla 713 NOR, a jednak je zapojen přes druhý kondenzátor 718 na zem a třetí vstup 72 oscilátoru 7 s proměnným kmitočtem je zapojen na první vstup 7130 hradla 713 NOR, jehož výstup 7132 je zapojen na první vstup 7140 třetího monostabilního klopného obvodu 714 a kladný výstup 7191 děliče 719 kmitočtu je zapojen na kladný výstup 73 oscilátoru 7 s proměnným kmitočtem a záporný výstup 7192 děliče 719 kmitočtu je zapojen na záporný výstup 74 oscilátoru 7 s proměnným kmitočtem.These circuits are interconnected such that the first variable frequency oscillator input 70 is connected to the anode 7010 of the first diode 701, and further this input 70 is connected through the first resistor 700 to a +5 V voltage source and the cathode 7011 of the first diode 701 is 7061 of the first transistor 706 to which the first pole 7030 of the first capacitor 703 is further connected and to which the second input 71 of the variable frequency oscillator 7 is connected via the second resistor 702 and the second pole 7031 of the first capacitor 703 is connected via the third resistor 704 the emitter 7062 of the first transistor 706 is coupled via the fourth resistor 707 to the anode 7080 of the second diode 708, the cathode 7081 of which is grounded and the collector 7060 of the first transistor 706 is coupled to the collector 7052 of the second transistor 705; transistor 705 and further, the collector 7060 of the first transistor 706 is coupled to the collector 7090 of the third transistor 70 9 and further, the collector 7060 of the first transistor 706 is based on the base 7111 of the fourth transistor 711, and the emitter 7050 of the second transistor 705 is connected to a 4-5 V voltage source to which the base 7091 of the third transistor 709 is connected. 711, and the emitter 7092 of the third transistor 709 is grounded through the resistor 710 and the collector 7112 of the fourth transistor 711 is connected to the third input 7142 of the third monostable flip-flop 714 whose output 7144 is connected to the input 7150 of the fourth monostable flip-flop 715. the second input 7161 of the second NAND gate 716 and the output 7151 of the fourth monostable flip-flop 715 are connected to the first input 7160 of the second gate 716 NAND and the same output 7151 is connected to the input 7190 of the frequency divider 719 monostable flip-flop 714 and output 7162 of second NAND gate 716 is on connected to the first pole 7170 of the sixth resistor 717, the second pole 7171 of which is connected both to the second input 7131 of the NOR gate 713 and connected via the second capacitor 718 to ground and the third input 72 of the variable frequency oscillator 7 connected to the first gate input 7130 713 NOR whose output 7132 is connected to the first input 7140 of the third monostable flip-flop 714 and the positive output 7191 of the frequency divider 719 is connected to the positive output 73 of the variable frequency oscillator 7 and the negative output 7192 the frequency divider 719 is connected to the negative output 74 of the oscillator 7 with variable frequency.
Zapojení podle obr. 2 pracuje následujícím kmitočtem.The circuit shown in FIG. 2 operates at the following frequency.
Signály přicházející po vodičích 70 a 71 jsou zpracovány kombinací pasivních součástek 700, 701, 70.2, 703, 704 a vytvoří řídicí napětí na bázi 7061 tranzistoru 706. Tomuto napětí odpovídá proud protékající kolektorem 7060 tranzistoru 708. Tento proud je převeden proudovým zrcadlem, tvořeným tranzistory 705, 711, do časovacího vstupu 7142 monostabilního klopného obvodu 714. Klidový proud do tohoto vstupu je dán obdobně převedeným proudem, který teče kolektorem 7090 tranzistoru 709. Doba trvání pulsu monostabilního klopného obvodu 714 je dána proudem tekoucím do vstupu 7142, doba trvání pulsu monostabilního klopného obvodu 715 je pevná. Zapojení monostabilních klopných obvodů 714, 715 vytváří oscilátor, jehož výstupní signál je veden na dělič 719 kmitočtu, který poskytuje kladný a negativní výstupní signál. Případný stabilní stav oscilátoru je detekován hradlem 716 NAND a odstraňován pomocí periodického vstupního signálu, který je přiváděn na vstup 72. Při stabilním stavu oscilátoru je zmíněný periodický signál přiváděn přes hradlo 713 NOR na spouštěcí vstup 7140 monostabilního klopného obvodu 714.The signals coming on the conductors 70 and 71 are processed by a combination of passive components 700, 701, 70.2, 703, 704 to create a control voltage based on the 7061 transistor 706. This voltage corresponds to the current flowing through the collector 7060 of the transistor 708. 705, 711, to the timing input 7142 of the monostable flip-flop 714. The quiescent current to this input is given by a similarly converted current flowing through the collector 7090 of transistor 709. The pulse duration of the monostable flip-flop 714 is given by the current flowing to the input 7142; The flip-flop 715 is fixed. The connection of the monostable flip-flops 714, 715 creates an oscillator whose output signal is coupled to a frequency divider 719 that provides a positive and negative output signal. The eventual stable state of the oscillator is detected by the NAND gate 716 and removed using the periodic input signal that is input to input 72. In the stable state of the oscillator, the periodic signal is applied through the NOR gate 713 to the trigger input 7140 of the monostable flip-flop 714.
Zapojení podle vynálezu lze použít zejména ve výpočetní technice při čtení z pružných magnetických disků, malých pružných magnetických disků nebo z jiných médiích, u kterých je používáno fázové kódování záznamu nebo modifikované fázové kódování záznamu.In particular, the circuitry of the invention can be used in computer technology when reading from flexible magnetic disks, small flexible magnetic disks, or other media using phase-coded recording or modified phase-coded recording.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS845733A CS243218B1 (en) | 1984-07-25 | 1984-07-25 | A circuit for evaluating a phase modulated and modified phase modulated recording |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS845733A CS243218B1 (en) | 1984-07-25 | 1984-07-25 | A circuit for evaluating a phase modulated and modified phase modulated recording |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS573384A1 CS573384A1 (en) | 1985-06-13 |
| CS243218B1 true CS243218B1 (en) | 1986-06-12 |
Family
ID=5402786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS845733A CS243218B1 (en) | 1984-07-25 | 1984-07-25 | A circuit for evaluating a phase modulated and modified phase modulated recording |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS243218B1 (en) |
-
1984
- 1984-07-25 CS CS845733A patent/CS243218B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS573384A1 (en) | 1985-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5168395A (en) | Controlled magnetic recording head relaxation in a magnetic recording system | |
| US5003196A (en) | Wave shaping circuit having a maximum voltage detector and a minimum voltage detector | |
| US4191976A (en) | Circuit indicating phase relationship | |
| EP1472547B1 (en) | Peak-to-peak signal detector | |
| EP0125431B1 (en) | Recording channel with signal controlled integrated analog circuits | |
| US3488662A (en) | Binary magnetic recording with information-determined compensation for crowding effect | |
| JPS6028460B2 (en) | signal detection circuit | |
| US3702942A (en) | Signal sampling circuit | |
| JPH0465442B2 (en) | ||
| US3879672A (en) | Digital automatic gain control circuit | |
| JPS5958608A (en) | Pulse circuit of magnetic disc device | |
| CS243218B1 (en) | A circuit for evaluating a phase modulated and modified phase modulated recording | |
| US3331079A (en) | Apparatus for inhibiting non-significant pulse signals | |
| US6952316B2 (en) | Open head detection circuit and method in a voltage or current mode driver | |
| US4539680A (en) | Chip to chip information bit transmission process and device | |
| GB1352413A (en) | Data storage and retrieval system | |
| EP0124942A1 (en) | Integrated memory circuit of a series-parallel-series type | |
| US3080560A (en) | Magnetic recording system | |
| US3311904A (en) | Conversion of pulse phase signals to nrz signals | |
| US3626395A (en) | Dual clocking recording and reproducing system for magnetic data | |
| US3228010A (en) | Recording and reproducing circuit | |
| JPH06350414A (en) | Zero-cross Schmidt circuit | |
| CS208367B1 (en) | Method of demodulation of the,by series recorded signals with the divided phase on the moving magnetic memory code and connection for executing the same | |
| CN108306635B (en) | Communication Interface | |
| JP2001084700A (en) | Digital data noise elimination device and data storage device |