CS255352B1 - Rozhranie koniunikačného procesor a a mikropočítačového systému - Google Patents

Abstract

Rozhranie pre pripojenie komunikačného procesore Z80/SIO k mikropočítačovému systému Intel 8080. Rozhranie vytvára časová postupnost signálov komunikačného proce- sora Z80/SIO v režime programovania, režime prerušenia a režime priameho přístupu do památe.

Description

Vynález sa týká rozhrania pre integrovaný obvod Z80/SIO, ktorý připojuje kotnunikačný procesor Zilog Z80/SIO a jeho ekvivalenty k mikropočítačovému systému zostavenému například zo súboru obvodov Intel.

Doteraz známe riešenia využívajú zapojenia zostavené z integrovaných obvodov jedného mikroprocesorového súboru a komunikačně procedury sa realizujú připojením Specializovaného komunikačného procesore za předpokladu, že v mikroprocesorovom súbore je takýto procesor. Ak v mikroprocesorovom súbore nie je takýto procesor, potom může byť realizovaný z integrovaných obvodov malej integrácie, za cenu vel'kej zložitosti riešenia. Rozhranie komunikačného procesora Z80/SIO umožňuje vytvořit riadiacu jednotku komunikačných procedúr aj s inými mikroprocesorovými súbormi ako so súborom Zilog.

Hoře uvedený nedostatok odstraňuje rozhranie komunikačného procesora Z80/SIO (ďalej rozhranie pre Z80/S1O) podl'a vynálezu, ktorého podstata je v tom, že výstupy bloku priameho přístupu do památi sú připojené do bloku volby kanálov a do bloku potvrdenia priameho přístupu do památi, vstup bloku potvrdenia priameho přístupu do pamati, vstup bloku potvrdenia priameho přístupu do památi je připojený spolu s prvým výstupom výběru na vstup bloku výběru prvku a s prvým adresovým výstupom do bloku výběru registrov, výstup bloku výběru registrov je připojený do komunikačného procesora na vstup výběru registrov, spolu so vstupmi bloku priameho přístupu do pamati je druhý adresový vstup připojený do bloku volby kanálov, výstup bloku volby kanálov je připojený do komunikačného procesora na vstup volby kanálov, druhý výstup výběru a hodinový výstup sú připojené do bloku obsluhy prerušenia, jeho prvý výstup je připojený do komunikačného procesora na vstup synchronizácie výběru operačného kódu, druhý výstup bloku obsluhy prerušenia je připojený spolu s výstupom bloku výběru prvku do bloku žiadosti o I/O operáciu, výstup bloku žiadosti o I/O operáciu je připojený do komunikačného procesora na vstup synchronizácie I/O operácie, třetí výstup bloku obsluhy prerušenia výstup synchronizácie činnosti je připojený do mikroprocesorového systému, vstupy žiadosti o pridelenie priameho přístupu do pamate sú připojené do bloku žiadostl o priamy přístup do památe, výstupy ktorého sú připojené do bloku priameho přístupu do pamflte.

Výhodou takéhoto zapojenia je využitie univerzálneho komunikačného procesora mikroprocesorového súboru Zilog Z80/SIO v riadiacich jednotkách komunikačných procedúr realizovaných z prvkov iných mikroprocesorových súborov, například Intel.

Na obr. 1 je bloková schéma univerzálnej riadiacej jednotky komunikačných procedúr, na obr. 2 je bloková schéma s uvedením vstupov a výstupov rozhrania pre Z80/SIO a na obr. 3 je nakreslené rozhranie pre Z80/ /SIO. _____

Výstupy OACKÍ a DACK2 bloku 2 priameho přístupu do pamate sú připojené do bloku 6 potvrdenia priameho přístupu do pamate a do bloku 9 volby kanálov. Výstup bloku 6 potvrdenia priameho přístupu do pamate je připojený spolu s prvým vstupom CSÍ výběru na vstupy bloku 7 výběru prvku a s prvým adresovým vstupom ADRl do vstupov bloku 8 výběru registrov. Blok 8 výběru registrov má výstup C/D výběru registrov. Spolu so vstupmi DACKÍ a DACK2 bloku 2 priameho přístupu do pamate je do bloku 9 volby kanálov připojený druhý adresový vstup ADR2. Blok 9 volby kanálov má výstup B/A výběru kanála. Hodinový vstup CLK a druhý vstup CS2 výběru sú připojené do bloku 10 obsluhy prerušenia, z ktorého vystupuje výstup Ml synchronizácie výběru operačného kódu, druhý výstup IORQl a výstup WÁX synchronizácie činnosti. Výstup IORQl je připojený spolu s výstupom CE výběru prvku do bloku 11 žiadosti o I/O operáciu, výstup ktorého je výstup IORQ synchronizácie I/O operácie. Vstupmi bloku 12 žiadosti o priamy přístup do pamate sú vstupy WRDÝB a WRĎÝA žiadosti o pridelenie priameho přístupu do pamate a výstupmi sú ĎRQÍ a DRQ2.

Univerzálna riadiaca jednotka komunikačných procedúr má jednotlivé bloky systému přepojené zbernicou 5 systému a umožňuje činnost v troch režimoch.

V režime programovania mikropočítačový systém 1 vysielaním postupnosti stavových slov a riadiacich signálov cez zbemicu 5 systému a rozhranie 3 pre Z80/SIO programuje blok 2 priameho přístupu do pamate a komunikačný procesor 4. Tento režim umožňuje aj riadenie komunikačného procesora 4 bez priameho přístupu do památe.

V režime priameho přístupu do památe komunikačný procesor 4 přijímá alebo vysiela dáta do dátového směru. Dáta sú prenášané po zbernlci 5 systému do památe alebo z památe mikropočítačového systému

1. Činnost priameho přístupu do památe riadi blok 2 priameho přístupu do pamate a riadiace signály sú časovo prispósobené rozhraním 3 pre Z80/SIO v súlade s potřebami komunikačného procesora 4.

V režime prerušenia, mikropočítačový systém 1 analyzuje stavové slovo bloku 2 priameho přístupu do památe a komunikačného procesora 4. Stavové šlová sú čítané po zbernici 5 systému tak, že z bloku 2 priameho přístupu do pamate sú čítané například I/O Inštrukciou. Na prečítanie stavového slova komunikačného procesora 4 rozhranie 3 pre Z80/SIO vytvoří na povel mikropočítačového systému 1 postupnost signálov v súlade s potřebami obsluhy prerušenia u ohvodov Zilog.

Činnost rozhrania v režime programovánia je nasledujúca. Mikropočítačový systém 1 generuje prvý výstup CS.l výběru, prvý a druhý adresový vstup ADR1 a ADR2. Prvý výstup CS1 výběru je přivedený do bloku 7 výběru prvku a úroveň log 0 prvého výstupu CS1 výběru zapříčiní na výstupe bloku 7 výběru prvku úroveň log 0 výstupu ČE výběru prvku. Výstup ČE výběru prvku je pri vedený do komunikačného procesora 4 a súčasne je přivedený do bloku 11 žiadosti o I/O operáciu, čím sa na jeho výstupe IORQ žiadosti o I/O operáciu vytvoří log 0. Úroveň log 0 výstupu CE výběru prvku a výstupu IORQ žiadosti o I/O operáciu je základnou podmienkou činnosti komunikačného procesora 4. Prvý adresový výstup ADR1 je přivedený do bloku 8 výběru registrov. Úroveň log 1 prvého adresového výstupu ADRl umožňuje výběr riadiaceho registra a úroveň log 0 výběr dátového registra komunikačného procesora 4. Druhý adresový výstup ADR2 je přivedený do bloku 9 volby kanál ov. Úroveň log 1 druhého adresového výstupu ADR2 umožňuje výběr kanála B a úroveň log 0 výběr kanála A komunikačného procesora 4. Ostatně vstupy a výstupy na obr. 3 neovplyvňujú v režime programovania činnost rozhrania pre Z80/SIO.

V režime priameho přístupu do památe vstupy WŘDÝÁ a WRDYB žiadosti o pridelenie priameho přístupu do památe sú přivedené do bloku 12 žiadosti o priamy přístup do památe, úrovňou log 0 zapríčinia vytvorenie výstupov DRQ1 alebo DRQ2 s úrovňou log 1. Výstupy DRQ1 a DRQ2 sú přivedené do bloku 2 priameho přístupu do památe. Tento potvrdzuje pridelenie cyklu priameho přístupu do památe úrovňou log 0 výstupov DÁCKl alebo DACK2 bloku 2 priameho přístupu do památe. Výstupy DACKl a DAČK2 bloku 2 priameho přístupu do památe sú přivedené do bloku 6 potvrdenia žiadosti o priamy přístup do památe, výstup ktorého je přivedený do bloku 7 výběru prvku a bloku 8 výběru registrov. Výstup bloku 7 výběru prvku je výstup CE výběru prvku. Tento je přivedený do komunikačného procesora 4 a bloku 11 žiadosti o I/O operáciu spolu s druhým výstupom IORQ1 bloku 10 obsluhy prerušenia, výstup fORQ bloku 11 žiadosti o I/O operáciu je přivedený do komunikačného procesora 4. Výstup bloku 6 potvrdenía žiadosti o priamy přístup do památe vystupuje s úrovňou log 0 a blok 8 výběru registrov vyberie dátový register. Výstupy DACKl a ĎAČK2 bloku 2 priameho přístupu do památe sú tiež přivedené na vstupy bloku 9 volby kanálov. Úroveň log 0 výstupov ÓACKÍ alebo DACK2 bloku 2 priameho přístupu do památe zapříčiní volbu kanála A alebo B komunikačného procesora 4. V režime priameho přístupu do památe ostatně vstupy a výstupy neovplyvňujú činnost rozhrania.

V režime prerušenia mikropočítačový systém 1 vystaví úroveň log 0 na druhom výstupe CS2 výběru. Druhý výstup CŠ2 výběru je přivedený do bloku 10 obsluhy prerušenia. Súčasne je do bloku 8 výběru registrov přivedený prvý adresový výstup ADRl úrovně log 1 a tento vytvára na vstupe C/'D výběru registrov úroveň log 1 pre výher riadiaceho registra. Druhý adresový výstup ADR2 musí mať úroveň log 0, čím blok 9 volby kanálov vyberie kanál A. Do bloku 10 obsluhy prerušenia je přivedený hodinový vstup CLK mikropočítačového systému 1. Úroveň log 0 druhého vstupu ČS2 výběru zapříčiní, že blok 10 obsluhy prerušenia vytvoří postupnost vstupu Ml výběru operačného kódu, druhého výstupu IOŘQ1 bloku 10 obsluhy prerušenia a výstupu WÁX synchronizácie činnosti. Druhý výstup IÓRQÍ bloku 10 obsluhy prerušenia je přivedený do bloku 11 žiadosti o ČO operáciu a má za následok generovanie úrovně log 0 výstupu IORQ žiadosti o I/O operáciu. Postupnost vstupu C/D - výběru registrov, vstupu B/A výběru kanálov, vstupu Ml výběru operačuého kódu a výstupu IORQ žiadosti o I/O operáciu umožňuje mikropočítačovému systému 1 preČítať vektor prerušema z komuníkačného procesora 4. Výstup WAX synchronizácie činnosti je přivedený do mikropočítačového systému 1 a zabezpečuje jeho synchronizáciu s komunikačným procesórom 4.

Obr. 1 ukazuje blokové prepojenie mikropočítačového systému 1, bloku 2 priameho přístupu do památe, rozhrania 3 pre Z80/SIO komunikačného procesora 4 zbernicou 5 systému. Na obr. 2 je znázorněné prepojenie mikropočítačového systému 1 spolu s blokom 2 priameho přístupu do památe a komunikačného procesora 4 vstupmi rozhrania 3 pre Z80/SIO. Z obr. 2 vyplývá rozloženie vstupov a ich orientácia.

Popísané rozhranie pre Z80/SIO pre pripojenie k mikropočítačovému systému napr. Intel 8080 umožňuje vytvorenie riadiacej jednotky komunikačných procedúr v plneduplexnom aj poloduplexnom režime přenosu dát a rozšírenie na dva dátové směry.

PŘEDMET

Claims (3)

1. PŘEDMET

   Rozhranie pre pripojenie komunikačného procesora k mikropočítačovému_systému vyznačujúce sa tým, že výstupy (DACK1J a [ĎACK
2. 2} bloku (2) priameho přístupu do pamate sú připojené do bloku (6} potvrdenia priameho přístupu do pamate a do bloku (9) volby kanálov, výstup bloku (6] potvrdenia priameho přístupu do pamate je připojený spolu s prvým výstupom (CŠ1) výběru na vstupy bloku (7) výběru prvku a s prvým adresovým výstupom (ADR1) do vstupov bloku (8) výběru registrov, blok (8j výběru registrov má vstup (C/D) výboru registrov, spolu s výstupmi (ĎAOKl) a (DACK2) bloku (2) priameho přístupu do pamate je do bloku (9) volby kanálov připojený druhý adresový výstup (ADR2J, blok vynalezu (9) volby kanálov má výstup (B/A) výběru kanálov, hodinový vstup (CLK) a druhý výstup (CS2) výběru je připojený do bloku (10) obsluhy prerušenia, z ktorého vystupujú výstup (Ml) výběru operačného kódu, druhý výstup (IORQ1) a výstup (WAX) synchronizácie činnosti, druhý výstup (I0RQ1) bloku (10) obsluhy prerušenia je spolu s výstupom (CE) bloku (7) výběru prvku připojený do bloku (11) žiadosti o 1/0 operáciu, ktorý má výstup (10’RQ) žiadosti o I/O operáciu, vstupmi bloku (12) žiadosti o priamy přístup do pamate sú žiadosti (WRDYÁj a (WRDYB) o priamy přístup do pamate a výstupmi sú (DRQ1) a (DRQ2).
3. 3 listy výkresov