CS255359B1

CS255359B1 - Microcomputer controlled dual-channel, two-access memory

Info

Publication number: CS255359B1
Application number: CS85323A
Authority: CS
Inventors: Jaroslav Madzik
Original assignee: Jaroslav Madzik
Priority date: 1985-01-17
Filing date: 1985-01-17
Publication date: 1988-03-15
Also published as: CS32385A1

Abstract

Riešenie sa týká zapojenia dvojkanálovej, dvojprístupovej pamati riadenej mikropočí- tačom, ktorá může pracovat, standardně ako súvisle adresovatelná pamať, kde zdrojom, resp. príjemcom dát na dátovej zbernici je mikropočítač alebo móže byť mikropočíta- čom prostrednictvom dvoch budičov zber- nice rozdělená na dve dátové nezávislé paměťové oblasti spojené so vstupno/výstup- nými registrami, pričom přenos dát je dá- tovo nezávislý a časovo jednotný. Podstatou zapojenia je to, že dátová zbernica mikropočítače je dvoma obojsmernými budičmi rozdělená na tri časti tak, že na část dátovej zbernice prvého kanálu (DBS1J spojená s prvým kanálom pamati (Ml) sú připojené dátové vstupy prvého výstupného registra (OR1) a dátové výstupy prvého vstupného registra, podobné na oddelenú část dátovej zbernice druhého kanálu (DBS2) spojená s druhým kanálom pamSti (M2) sú připojené dátové výstupy druhého vstupného registra (IR2J a dátové vstupy druhého výstupného registra (OR2), pričom dátová zbernica mikropočítača (DBS0) je spojená s centrálnou procesorovou jednotkou (CPU).The solution relates to the connection of a dual-channel, dual-access memory controlled by a microcomputer, which can operate, as a standard, as a continuously addressable memory, where the source, respectively the memory. the recipient of the data bus is a microcomputer or can be a microcomputer via two bus drivers divided into two data independent memory areas connected to the input / output registers, the data transmission being data-independent and time-uniform. The essence of the circuit is that the data bus of the microcomputer is divided into three parts by two bidirectional drivers so that the data inputs of the first output register (OR1) and the data outputs of the first output are connected to the data bus of the first channel (DBS1J connected to the first memory channel (M1)). the input register, similar to a separate portion of the second channel data bus (DBS2) connected to the second memory channel (M2), the data inputs of the second input register (IR2J and data inputs of the second output register (OR2), wherein the microcomputer data bus (DBS0) is coupled with a central processing unit (CPU).

Description

Vynález sa týká zapojenia dvojkanálovej, dvojprístupovej pamati riadenej mikropočítačom, ktoré je vhodné pre urýchlenie vstupu dát z dvoch vstupných registrov, ale tiež výstupu dát z pamati do dvoch výstupných registrov, pričom přenos dát z dvojice vstupných registrov do pamati, resp. z pamati do dvoch výstupných registrov prebieha súčasne. Okrem tohoto upravené ho režimu je možný ešte štandardný přístup mikroprocesora do pamati a styk so vstupnými či výstupnými registrami.The invention relates to the connection of a dual-channel, dual-access memory controlled by a microcomputer, which is suitable for accelerating data input from two input registers, but also outputting data from memory to two output registers. from memory to two output registers running simultaneously. In addition to this modified mode, the microprocessor's standard memory access and contact with input / output registers is possible.

Přenos dát zo vstupných registrov do pamati, resp. z pamati do výstupných registrov sa standardně rieši tak, že procesor adresuje a obsluhuje jednotlivé registre postupné a přenos dát sa vykonává cez akumulátor procesora, čo je časové náročné. Známe zapojenia pre rýchly styk s pamáťou používajú řadič DMA, ktorý v režime DMA preberá riadenie pamati. Iné efektívne viacprístupové pamáťové štruktúry používajú arbiter, ktorý zabezpečí přístup do pamati jednému zo žiadatefov o obsluhu, pričom zostávajúce požiadavky sú dočasné blokované. Každý z užívatelOv pamati si musí zabezpečit v okamihu pridelenia adresovanie a riadenie.Data transfer from input registers to memory, resp. from memory to output registers, the processor is addressed as a standard by addressing and servicing the individual registers sequentially, and data transfer is performed through the processor's accumulator, which is time consuming. Known quick memory connections use a DMA controller that takes memory control in DMA mode. Other efficient multi-access memory structures use an arbiter that provides memory access to one of the service requesters, while remaining requests are temporarily blocked. Each user must ensure addressing and control at the moment of assignment.

Vyššie uvedené nevýhody čiastočne odstraňuje zapojenie dvojkanálovej, dvojprístupovej památi riadenej mikropočítačom, ktorého podstata spočívá v tom, že vonkajšia dátová zbernica mikropočítača je dvoma obojsmernými budičmi zbernice rozdělená na tri časti tak, že na oddelenú časť dátovej zbernice spojenú s prvým parna ťovým kanálom sú připojené výstupy prvého vstupného registra a vstupy prvého výstupného registra, podobné na časť dátovej zbernice spojenú s druhým pamáťovým kanálom sú přepojené výstupy druhého vstupného registra a vstupy druhého výstupného registra. Takýmto rozdělením dátovej zbernice sa dosiahlo to, že pri čítaní dát oddělenými časťami zbernice móžu súčasne vstupovat do odpovedajúcich pamaťových kanálov dáta z dvoch vstupných registrov a pri výstupe dát takto oddělenými časťami zbernice móžu súčasne z odpovedajúcich kanálov památi byť dáta zapisované do dvoch výstupných registrov. Vstup aj výstup dát pri tejto konfigurácii zapojenia sa odohráva bez účasti akumulátore, teda priamo z registrov do odpovedajúcich kanálov pamati, resp. z kanálov památi do odpovedajúcich registrov. Mikropočítač je vždy zdrojom pamáťových a vstupno/výstupných adries súčasne pre oba kanály pamati v upravenom režime, resp. jednej súvisle platnej adresy na celej množině pamáťových adries v normálnom režime.The above-mentioned disadvantages partially eliminate the connection of a dual-channel, two-access memory controlled by a microcomputer, which is based on the fact that the microcomputer's external data bus is divided into two parts by two bidirectional bus drivers. the first input register and the first output register inputs similar to the data bus portion associated with the second memory channel are the outputs of the second input register and the second output register inputs. By such a data bus partition, it is achieved that, when reading data by separate bus portions, data from two input registers can simultaneously be input to the corresponding storage channels, and data output by such separate bus portions can simultaneously write data to two output registers. Input and output of data in this wiring configuration takes place without the presence of the battery, ie directly from the registers to the corresponding memory channels, respectively. from memory channels to corresponding registers. The microcomputer is always a source of memory and input / output addresses simultaneously for both memory channels in modified mode, respectively. one continuously valid address on the whole set of memory addresses in normal mode.

Výhoda tohoto zapojenia je to, že přidáním dvoch budičov zbernice a úpravou dekodérov pamáťových a vstupno/výstupných adries dosahuje sa podstatné zrýchlenie přístupu do památi, pričom daným zapojením sa súčasne riešia problémy so synchronizáciou jednotlivých kanálov pri vstupe, resp. výstupe dát. Ďalšie významné vlastnosti tohoto zapojenia sú tie, že zdrojom pamáťových a vstupno/výstupných adries je vždy ten istý mikropočítač, pričom pamáť može pracovat v normálnom režime ako jednokanálová súvis’e adresovatelná alebo v upravenom režime ako dvojkanálová. Podobné vstupné a výstupné registre móžu pracovat jednotlivo v normálnom režime alebo ako dvojice v upravenom režime, čo sa zabezpečuje riadeníin budičov zbernice a dekodérov adries prostředníciγοηι mikropočítača.The advantage of this connection is that by adding two bus drivers and modifying the memory and I / O address decoders, the access to the memory is significantly accelerated, while the connection also solves the problems of synchronization of individual channels at the input / output. data output. Other important features of this connection are that the source of the memory and input / output addresses is always the same microcomputer, and the memory can operate in normal mode as single channel contiguously addressable or in modified mode as dual channel. Similar input and output registers can operate individually in normal mode or as pairs in customized mode, ensuring control of bus drivers and address decoders by means of a microcomputer.

Podstata vynálezu bude ďalej objasněná pomocou výkresu, na ktorom je nakreslená bloková schéma zapojenia dvojkanálovej, dvojprístupovej pamati riadenej mikropočítačem.BRIEF DESCRIPTION OF THE DRAWINGS The invention will be further elucidated by means of a drawing, in which a block diagram of a two-channel, two-access microcomputer-controlled memory is shown.

V kludovom stave signály riadiace úpravu režimu, t. j. signál 14 a signál 15 sú na úrovni log 0, čím je navolený normálny režim. Vstupy dekodéra pamáťových adries MD sú přepojené s odpovedajúcimi výstupmi centrálnej procesorovej jednotky CPU, výstupy dekodéra pamáťových adries sú přepojené na odpovedajúce vstupy pre výběr pamáťového obvodu. Vstupy dekodéra adries IOD, sú přepojené s odpovedajúcimi výstupmi centrálnej procesorovej jednotky CPU, výstupy dekodéra adries sú přepojené s odpovedajúcimi vstupmi pre výběr vstupného resp. výstupného registra. Signál zápisu 17 je přepojený z centrá’nej procesorovej jednotky CPU k odpovedajúcim vstupom prvého kanálu památi Ml a druhého kanálu památi M2 pre riadenie zápisu do památi. Signál čítania 18 je přepojený z centrálnej procesorovej jednotky CPU k odpovedajúcim vstupom prvého budiča Bl dátovej zbernice a druhého budiča B2 dátovej zbernice.In idle state mode control mode signals, i. j. the signal 14 and the signal 15 are at log 0 level to select normal mode. The MD address decoder inputs are coupled to the corresponding outputs of the CPU, the memory address decoder outputs are coupled to the corresponding memory circuit selection inputs. The IOD address decoder inputs are coupled to the corresponding outputs of the CPU, the address decoder outputs are coupled to the corresponding inputs for selecting the input and output signals respectively. output register. The write signal 17 is coupled from the central processing unit (CPU) to the corresponding inputs of the first memory channel M1 and the second memory channel M2 for controlling the write to memory. The read signal 18 is coupled from the CPU central processing unit to the corresponding inputs of the first data bus driver B1 and the second data bus driver B2.

Signál 41 pre blokovanie prvého budiča Bl a signál 51 pre blokovanie druhého budiča B2 sú v neaktívnej úrovni, budiče dátovej zbernice sú teda priechodné.The signal 41 for blocking the first driver B1 and the signal 51 for blocking the second driver B2 are inactive, so the data bus drivers are passable.

Adresná zbernica je trvale generovaná centrálnou procesorovou jednotkou CPU v normálnom aj upravenom režime prostredníctvoin nižších 10 bitov adresnej zbernice 11, bitu adresnej zbernice 12, bitu adresnej zbernice 13. V normálnom režime, keď centrálna procesorová jednotka CPU je zdrojom resp. príjemcom dát dátovej zbernice mikropočítača DBSO, sú prvý kanál památi Ml a druhý kanál památi M2 štandardne přístupné ako súvisle adresovaná pamáť vygenerováním odpovedajúcej adresy na všetkých bitoch adresnej zbernice, signále zápisu 17 a signále čítania 18 z památi. V tomto režime signál 14 a signál 15, ktoré bližšie určujú upravený režim, sú v neaktívnej úrovni. Vstupné a výstupné adresy sú definované aktívnym signálom 18 tak, ako je to u mikropočítačov štandardne zaužívané. V upravenom režime, kedy pamáťovýThe address bus is permanently generated by the central processing unit (CPU) in both normal and modified mode through the lower 10 bits of address bus 11, address bus bit 12, address bus bit 13. In normal mode, the CPU is the source and / or source. For example, to the recipient of the data bus of the DBSO microcomputer, the first memory channel M1 and the second memory channel M2 are accessible by default as a contiguously addressed memory by generating a corresponding address on all address bus bits, write signal 17, and read signal 18 from memory. In this mode, the signal 14 and the signal 15 that specify the modified mode are inactive. The input and output addresses are defined by the active signal 18 as is commonly used in microcomputers. In modified mode when memory

255339 modul je rozdělený rozpojeným prvým budičom Bl dátovej zbernice a rozpojeným druhým budičom B2 dátovej zbernice, pre nos dát zo vstupných registrov IR1, IR2 do kanálov památi Ml, M2, resp. z kanálov památi Ml, M2 do výstupných registrov OR1, OR2 prebieha priamo bez účasti akumulátora centrálnej procesorovej jednotky. Zapojenie v upravenoiu režime pracuje tak, že centrálna procesorová jednotka CPU aktivuje signál 14, ktorý zabezpečí rozopnutie budičov dátovej zbernice Bl, B2 proslred níctvom blokovania budiča Bl a blokovania budiča B2 a ďalej ovplyvňuje činnost dekodéra pamáťových adries MD a dekodér?? adries IOD prostredníctvom signálu 14, sig nálu 15, signálu 16, pričom činnosf: dekodére pamáťových adries MD v upravenoiu režime je charakteristická tým, že sa sú časné aktivuji! dva signály pre výběr parná ťového obvodu 21, 31 alebo 22, 32 podlá stavu bitu adresnej zbernice 12 a bitu adresnej zbernice 13. Činnost dekodéra adries IOD v upravenom režime je charakteristická tým, že podl'a stavu signálu 15, bitu adresnej zbernice 111 a bitu adresnej zbernice 112 sú aktivované súčasne signály pre čítanie prvého vstupného registra 61 súčasne signál pre čítanie druhého vstupného registra 71, resp. signály zápis do prvého výstupného registra Bl a signál zápis do druhého výstupného registra 91. Dátovou zbernicou prvého kanálu DBS1 sa prenášajú dáta z prvého kanálu památi Ml k výstupnému registru OR1, resp. z prvého vstupného registra IR1 do prvého parná to vého kanálu Ml, datovou zbernicou druhého kanálu DBS2 sa prenášajú dáta z druhého kanálu památi M2 do druhého výstupného registra OR2, resp. z druhého vstupného registra IR2 do druhého kanálu památi M2. Pri zachovaní popísaného principu dvojitého přístupu do památi je možné ideu dvoch kanálov rozšířit na 1'ubovoíný počet kanálov.The 255339 module is divided by an open first data bus driver B1 and an open second data bus driver B2, for carrying data from the input registers IR1, IR2 to the memory channels M1, M2, respectively. from the memory channels M1, M2 to the output registers OR1, OR2 proceeds directly without the accumulator of the central processing unit. The mode wiring is such that the central processing unit (CPU) activates a signal 14 that opens the data bus drivers B1, B2 through driver block B1 and driver block B2, and further affects the operation of the MD address decoder and the decoder? IOD addresses via signal 14, signal 15, signal 16, wherein the operation of the decoders of the memory address MDs in mode adjustment is characterized by being activated early! two signals for selecting the steam circuit 21, 31 or 22, 32 according to the state of the address bus bit 12 and the address bus bit 13. The operation of the IOD address decoder in the modified mode is characterized by the state of the signal 15, the address bus bit 111 and of the address bus 112, the read signals of the first input register 61 are simultaneously activated, and the read signals of the second input register 71 and the read signal are simultaneously activated. the write signals to the first output register B1 and the write signal to the second output register 91. The data bus of the first channel DBS1 transmits data from the first channel to the memory register M1, respectively. from the first input register IR1 to the first steam channel M1, the data bus of the second channel DBS2 transmits data from the second channel M2 to the second output register OR2, respectively. from the second IR2 input register to the second M2 memory channel. While maintaining the principle of dual memory access described, the idea of two channels can be extended to any number of channels.

Uvádzaný princip dvojkanálovej, dvojprístupovej památi bol realizovaný a odskúšaný na funkčnom modeli vyvíjaného prístroja SVAT 35 z nasledovných súčiastok. Ako centrálna procesorová jednotka je použitý mikropočítač MHB 8035, dátovú pamáť tvoří 4 kB památi z obvodov MHB 2114, ako budiče zbernice sú použité obvody MH 3216, ako vstupné a výstupné registre obvody MH 3212. Na pohíad zložitú funkciu dekodérov pamáťových adries a vstupno/výstupných adries spíňajú obvody MH 74188.The mentioned principle of dual-channel, two-access memory was realized and tested on the functional model of the developed device SVAT 35 from the following components. As central processing unit is used microcomputer MHB 8035, data memory consists of 4 kB memory from MHB 2114 circuits, as bus drivers MH 3216 circuits are used as input and output registers MH 3212 circuits. To look at the complex function of memory address decoders and input / output addresses switch on circuits MH 74188.

Uvedený vynález je možné s výhodou využívat pre rýcbly vstup dát zo 16 bitového A/Č prevodníka alebo obecne zo zdroja 16 bitových číslicových údajov do památi, ktorá je standardně organizovaná po 8 bitov. Princip umožňuje aj rýchly výstup dát z památi do dvoch 8 bitových výstupných registrov napr. pre zobrazovanie obsahu pamati, ktorý reprezentuje výsledok merania analogovéj veličiny pomocou Č/A prevodníka na obrazovke analogového osciloskopu. Vtedy celú nameranú alebo vypočítaná vzorku potřebujeme periodicky prenášať do osciloskopu v čo najkratšom čase, aby bol obraz na osciloskope dostatočne stabilný.The present invention can be advantageously used for speedy input of data from a 16-bit A / C converter or generally from a 16-bit digital data source to a memory which is normally organized by 8 bits. The principle also allows fast data output from memory to two 8-bit output registers eg. for displaying the memory content that represents the result of the measurement of the analogue quantity using the A / A converter on the analog oscilloscope screen. At that time, the entire measured or calculated sample needs to be periodically transferred to the oscilloscope as soon as possible, so that the image on the oscilloscope is sufficiently stable.

Claims

The module 255339 is split by the disconnected first bus B1 of the data bus and the disconnected second bus of the data bus B2, transmitting the data from the input registers IR1, IR2 of the memorys M1, M2, respectively. from the channels M1, M2 to the output registers OR1, OR2, it takes place directly without the participation of the accumulator of the central processing unit. Modified Mode Involvement works so that the CPU central processing unit activates the signal 14 that provides the data bus drivers B1, B2 to be energized by blocking the driver B1 and blocking the driver B2 and further affecting the operation of the MD memory decoder and IOD decoder via the signal 14. , signal 15, signal 16, wherein the operation of the decoder MD memory address in the adjusted mode is characterized in that the two signals for selecting the memory circuit 21, 31 or 22, 32 of the address bus bit bit 12 and the bit-ad-bit are simultaneously activated. The bus mode decoder operation is characterized in that, according to the status of the signal 15, the address bus bit 111 and the address bus bit 112, the read signals of the first input register 61 are simultaneously activated. for reading the second input register 71, respectively. the write signals to the first output register 81 and the write signal of the second output register 91. The data bus of the first channel DBS1 transmits data from the first memory channel M1 to the output register OR1, respectively. from the first access register IR1 to the first memory channel M1, the data bus of the second channel DBS2 transmits data from the second channel of memory M2 to the second output register OR2, respectively. from the second input register IR2 to the second channel memory2. While maintaining the principle of dual access to memory, the ideal channels can be extended to any one channel. The stated principle of dual-channel dual-access memory was implemented and tested on a functional model of the SVAT 35 device being developed from the following components. The central processing unit is used by the MHB 8035 computer, the data memory consists of 4 kB of memories from the MHB 2114 circuits, the bus timers are used by the MH 3216 circuits as the input and output registers of the MH3212 circuits. For a complicated memory decoder and input / output function, MH 74188 is associated with the present invention. Advantageously, the present invention can be used to quickly input data from a 16 bit A / C converter, or generally from a 16-bit digital data source to a memory that is standardly organized 8 bits. The principle also allows for fast output of the data into two 8-bit output registers, eg for displaying the memory content, which represents the result of the measurement of the analogue value by the A / A converter on the analog oscilloscope screen. we need to periodically transmit the oscilloscope as soon as possible to keep the oscilloscope image stable. r REDM e τ Microcomputer controlled dual channel dual access microcomputer, consisting of a central processing unit, two memory channels, two microcomputer data field drivers, a pair of input registers, a pair of output registers, a memory address decoder, and a deco input / output addresses, characterized in that the microcomputer data bus (DBSO1 is the first bus of the data bus (B1) and the second bus of the data bus (B2j divided into three portions where the data bus of the first bus (DBSlj V y is connected to the first bus) the data input of the first input register (IR1) is connected to the memory channel (M1) and the data outputs of the first output register (OR1), similar to the removed portion of the data channel of the second channel (DBS2) connected to the second channel (M2) are connected data output of the second input register (IR2) and data outputs of the second output register (DR2), p the microcomputer data bus (DBS) is connected to a central processing unit (CPU). 1 sheet of drawings