CS255359B1 - Zapojenie dvojkanálovcj, dvnjprístupovej pamati riadenej mikropočítačem - Google Patents

Abstract

Riešenie sa týká zapojenia dvojkanálovej, dvojprístupovej pamati riadenej mikropočí- tačom, ktorá může pracovat, standardně ako súvisle adresovatelná pamať, kde zdrojom, resp. príjemcom dát na dátovej zbernici je mikropočítač alebo móže byť mikropočíta- čom prostrednictvom dvoch budičov zber- nice rozdělená na dve dátové nezávislé paměťové oblasti spojené so vstupno/výstup- nými registrami, pričom přenos dát je dá- tovo nezávislý a časovo jednotný. Podstatou zapojenia je to, že dátová zbernica mikropočítače je dvoma obojsmernými budičmi rozdělená na tri časti tak, že na část dátovej zbernice prvého kanálu (DBS1J spojená s prvým kanálom pamati (Ml) sú připojené dátové vstupy prvého výstupného registra (OR1) a dátové výstupy prvého vstupného registra, podobné na oddelenú část dátovej zbernice druhého kanálu (DBS2) spojená s druhým kanálom pamSti (M2) sú připojené dátové výstupy druhého vstupného registra (IR2J a dátové vstupy druhého výstupného registra (OR2), pričom dátová zbernica mikropočítača (DBS0) je spojená s centrálnou procesorovou jednotkou (CPU).

Description

Vynález sa týká zapojenia dvojkanálovej, dvojprístupovej pamati riadenej mikropočítačom, ktoré je vhodné pre urýchlenie vstupu dát z dvoch vstupných registrov, ale tiež výstupu dát z pamati do dvoch výstupných registrov, pričom přenos dát z dvojice vstupných registrov do pamati, resp. z pamati do dvoch výstupných registrov prebieha súčasne. Okrem tohoto upravené ho režimu je možný ešte štandardný přístup mikroprocesora do pamati a styk so vstupnými či výstupnými registrami.

Přenos dát zo vstupných registrov do pamati, resp. z pamati do výstupných registrov sa standardně rieši tak, že procesor adresuje a obsluhuje jednotlivé registre postupné a přenos dát sa vykonává cez akumulátor procesora, čo je časové náročné. Známe zapojenia pre rýchly styk s pamáťou používajú řadič DMA, ktorý v režime DMA preberá riadenie pamati. Iné efektívne viacprístupové pamáťové štruktúry používajú arbiter, ktorý zabezpečí přístup do pamati jednému zo žiadatefov o obsluhu, pričom zostávajúce požiadavky sú dočasné blokované. Každý z užívatelOv pamati si musí zabezpečit v okamihu pridelenia adresovanie a riadenie.

Vyššie uvedené nevýhody čiastočne odstraňuje zapojenie dvojkanálovej, dvojprístupovej památi riadenej mikropočítačom, ktorého podstata spočívá v tom, že vonkajšia dátová zbernica mikropočítača je dvoma obojsmernými budičmi zbernice rozdělená na tri časti tak, že na oddelenú časť dátovej zbernice spojenú s prvým parna ťovým kanálom sú připojené výstupy prvého vstupného registra a vstupy prvého výstupného registra, podobné na časť dátovej zbernice spojenú s druhým pamáťovým kanálom sú přepojené výstupy druhého vstupného registra a vstupy druhého výstupného registra. Takýmto rozdělením dátovej zbernice sa dosiahlo to, že pri čítaní dát oddělenými časťami zbernice móžu súčasne vstupovat do odpovedajúcich pamaťových kanálov dáta z dvoch vstupných registrov a pri výstupe dát takto oddělenými časťami zbernice móžu súčasne z odpovedajúcich kanálov památi byť dáta zapisované do dvoch výstupných registrov. Vstup aj výstup dát pri tejto konfigurácii zapojenia sa odohráva bez účasti akumulátore, teda priamo z registrov do odpovedajúcich kanálov pamati, resp. z kanálov památi do odpovedajúcich registrov. Mikropočítač je vždy zdrojom pamáťových a vstupno/výstupných adries súčasne pre oba kanály pamati v upravenom režime, resp. jednej súvisle platnej adresy na celej množině pamáťových adries v normálnom režime.

Výhoda tohoto zapojenia je to, že přidáním dvoch budičov zbernice a úpravou dekodérov pamáťových a vstupno/výstupných adries dosahuje sa podstatné zrýchlenie přístupu do památi, pričom daným zapojením sa súčasne riešia problémy so synchronizáciou jednotlivých kanálov pri vstupe, resp. výstupe dát. Ďalšie významné vlastnosti tohoto zapojenia sú tie, že zdrojom pamáťových a vstupno/výstupných adries je vždy ten istý mikropočítač, pričom pamáť može pracovat v normálnom režime ako jednokanálová súvis’e adresovatelná alebo v upravenom režime ako dvojkanálová. Podobné vstupné a výstupné registre móžu pracovat jednotlivo v normálnom režime alebo ako dvojice v upravenom režime, čo sa zabezpečuje riadeníin budičov zbernice a dekodérov adries prostředníciγοηι mikropočítača.

Podstata vynálezu bude ďalej objasněná pomocou výkresu, na ktorom je nakreslená bloková schéma zapojenia dvojkanálovej, dvojprístupovej pamati riadenej mikropočítačem.

V kludovom stave signály riadiace úpravu režimu, t. j. signál 14 a signál 15 sú na úrovni log 0, čím je navolený normálny režim. Vstupy dekodéra pamáťových adries MD sú přepojené s odpovedajúcimi výstupmi centrálnej procesorovej jednotky CPU, výstupy dekodéra pamáťových adries sú přepojené na odpovedajúce vstupy pre výběr pamáťového obvodu. Vstupy dekodéra adries IOD, sú přepojené s odpovedajúcimi výstupmi centrálnej procesorovej jednotky CPU, výstupy dekodéra adries sú přepojené s odpovedajúcimi vstupmi pre výběr vstupného resp. výstupného registra. Signál zápisu 17 je přepojený z centrá’nej procesorovej jednotky CPU k odpovedajúcim vstupom prvého kanálu památi Ml a druhého kanálu památi M2 pre riadenie zápisu do památi. Signál čítania 18 je přepojený z centrálnej procesorovej jednotky CPU k odpovedajúcim vstupom prvého budiča Bl dátovej zbernice a druhého budiča B2 dátovej zbernice.

Signál 41 pre blokovanie prvého budiča Bl a signál 51 pre blokovanie druhého budiča B2 sú v neaktívnej úrovni, budiče dátovej zbernice sú teda priechodné.

Adresná zbernica je trvale generovaná centrálnou procesorovou jednotkou CPU v normálnom aj upravenom režime prostredníctvoin nižších 10 bitov adresnej zbernice 11, bitu adresnej zbernice 12, bitu adresnej zbernice 13. V normálnom režime, keď centrálna procesorová jednotka CPU je zdrojom resp. príjemcom dát dátovej zbernice mikropočítača DBSO, sú prvý kanál památi Ml a druhý kanál památi M2 štandardne přístupné ako súvisle adresovaná pamáť vygenerováním odpovedajúcej adresy na všetkých bitoch adresnej zbernice, signále zápisu 17 a signále čítania 18 z památi. V tomto režime signál 14 a signál 15, ktoré bližšie určujú upravený režim, sú v neaktívnej úrovni. Vstupné a výstupné adresy sú definované aktívnym signálom 18 tak, ako je to u mikropočítačov štandardne zaužívané. V upravenom režime, kedy pamáťový

255339 modul je rozdělený rozpojeným prvým budičom Bl dátovej zbernice a rozpojeným druhým budičom B2 dátovej zbernice, pre nos dát zo vstupných registrov IR1, IR2 do kanálov památi Ml, M2, resp. z kanálov památi Ml, M2 do výstupných registrov OR1, OR2 prebieha priamo bez účasti akumulátora centrálnej procesorovej jednotky. Zapojenie v upravenoiu režime pracuje tak, že centrálna procesorová jednotka CPU aktivuje signál 14, ktorý zabezpečí rozopnutie budičov dátovej zbernice Bl, B2 proslred níctvom blokovania budiča Bl a blokovania budiča B2 a ďalej ovplyvňuje činnost dekodéra pamáťových adries MD a dekodér?? adries IOD prostredníctvom signálu 14, sig nálu 15, signálu 16, pričom činnosf: dekodére pamáťových adries MD v upravenoiu režime je charakteristická tým, že sa sú časné aktivuji! dva signály pre výběr parná ťového obvodu 21, 31 alebo 22, 32 podlá stavu bitu adresnej zbernice 12 a bitu adresnej zbernice 13. Činnost dekodéra adries IOD v upravenom režime je charakteristická tým, že podl'a stavu signálu 15, bitu adresnej zbernice 111 a bitu adresnej zbernice 112 sú aktivované súčasne signály pre čítanie prvého vstupného registra 61 súčasne signál pre čítanie druhého vstupného registra 71, resp. signály zápis do prvého výstupného registra Bl a signál zápis do druhého výstupného registra 91. Dátovou zbernicou prvého kanálu DBS1 sa prenášajú dáta z prvého kanálu památi Ml k výstupnému registru OR1, resp. z prvého vstupného registra IR1 do prvého parná to vého kanálu Ml, datovou zbernicou druhého kanálu DBS2 sa prenášajú dáta z druhého kanálu památi M2 do druhého výstupného registra OR2, resp. z druhého vstupného registra IR2 do druhého kanálu památi M2. Pri zachovaní popísaného principu dvojitého přístupu do památi je možné ideu dvoch kanálov rozšířit na 1'ubovoíný počet kanálov.

Uvádzaný princip dvojkanálovej, dvojprístupovej památi bol realizovaný a odskúšaný na funkčnom modeli vyvíjaného prístroja SVAT 35 z nasledovných súčiastok. Ako centrálna procesorová jednotka je použitý mikropočítač MHB 8035, dátovú pamáť tvoří 4 kB památi z obvodov MHB 2114, ako budiče zbernice sú použité obvody MH 3216, ako vstupné a výstupné registre obvody MH 3212. Na pohíad zložitú funkciu dekodérov pamáťových adries a vstupno/výstupných adries spíňajú obvody MH 74188.

Uvedený vynález je možné s výhodou využívat pre rýcbly vstup dát zo 16 bitového A/Č prevodníka alebo obecne zo zdroja 16 bitových číslicových údajov do památi, ktorá je standardně organizovaná po 8 bitov. Princip umožňuje aj rýchly výstup dát z památi do dvoch 8 bitových výstupných registrov napr. pre zobrazovanie obsahu pamati, ktorý reprezentuje výsledok merania analogovéj veličiny pomocou Č/A prevodníka na obrazovke analogového osciloskopu. Vtedy celú nameranú alebo vypočítaná vzorku potřebujeme periodicky prenášať do osciloskopu v čo najkratšom čase, aby bol obraz na osciloskope dostatočne stabilný.

Claims (1)

1. r R E D Μ E T

   Zapojenie dvojkanálovej, dvojprístupovaj památi riadenej mikropočítačom pozostávajúce z centrálnej procesorovej jednotky, dvoch kanálov památi, dvoch budičov dátovej zbernice mikropočítača, dvojice vstupných registrov, dvojice výstupných registrov, dekodéra pamáťových adries a dekodéra vstupno/výstupných adries vyznačené tým, že dátová zbernica mikropočítača (DBSO) je prvým budičom dátovej zbernice (Bl) a druhým budičom dátovej zbernice (B2) rozdělená na tri časti, kde na časť dátovej zbernice prvého kanálu (DBSlj

   V y N Á L E z u spojenú s prvým kanálom památi (Ml) sú připojené dátové výstupy prvého vstupného registra (IR1) a dátové výstupy prvého výstupného registra (OR1), podobné na oddeenú časť dátovej zbernice druhého kanálu (DBS2) spojenú s druhým kanálom památi (M2) sú připojené dátové výstupy druhého vstupného registra (IR2) a dátové vstupy druhého výstupného registra (DR2), pričom dátová zbernica mikropočítača (DBS) je spojená s centrálnou procesorovou jednotkou (CPU).