CS256686B1

CS256686B1 - Involvement of a simple personal microcomputer for youth

Info

Publication number: CS256686B1
Application number: CS86300A
Authority: CS
Inventors: Eduard Smutny; Jan Mercl
Original assignee: Eduard Smutny; Jan Mercl
Priority date: 1986-01-14
Filing date: 1986-01-14
Publication date: 1988-04-15
Also published as: PL263631A2; BG48544A1; RU1820390C; HUT42645A; CS30086A1; PL149596B2

Abstract

Zapojení sestává z hromadné vstupní svorky, horizontálního časovače, vertikál ního časovače, paměti ROM, paměti RAM, posuvného registru, bloku hradla OR, blo ku monostabilních obvodů, bloku generace TV signálu, bloku řízení časovačů, bloku dekodéru adres, bloku generátoru řídicích signálů, oscilátoru, děliče frekvence, dekodéru, bloku generace žádosti o DMA, mikroprocesoru a výstupní svorky, vzá jemně propojených podle obrázku. Zapojení nevyžaduje žádné speciální obvody, celko vý počet obvodů je minimální, zapojení je jednoduché, neklade velké nároky na rych lost součástek. Mikropočítač má velké ča sové rezervy, což se odráží v jeho spoleh livosti a nízkém příkonu. Mikropočítač je určen pro výuku na školách a pro zájmovou činnost a má grafické zobrazení.The circuit consists of a common input terminal, horizontal timer, vertical timer, ROM, RAM, shift register, OR gate block, monostable circuit block, TV signal generation block, timer control block, address decoder block, control signal generator block, oscillator, frequency divider, decoder, DMA request generation block, microprocessor and output terminal, interconnected as shown in the figure. The circuit does not require any special circuits, the total number of circuits is minimal, the circuit is simple, and does not place high demands on the speed of the components. The microcomputer has large time reserves, which is reflected in its reliability and low power consumption. The microcomputer is intended for teaching in schools and for hobby activities and has a graphical display.

Description

Vynález řeší zapojení jednoduchého osobního mikropočítače pro mládež.The invention solves the involvement of a simple personal microcomputer for youth.

Zapojení jednoduchého osobního mikropočítače je komplikováno tím, že součástí jeho obvodů musí být jak vlastní mikroprocesor, tak i obvody pro zobrazení grafické informace na zobrazovací jednotce, např. televizním přijímači nebo monitoru. V podstatě lze problematiku řešit třemi způsoby.The connection of a simple personal microcomputer is complicated by the fact that its circuits must include both the microprocessor itself and circuits for displaying graphical information on a display unit, such as a television or monitor. Basically, the problem can be solved in three ways.

První způsob spočívá v rozdělení paměti RAM tak, že samostatná pamět RAM je u procesoru a samostatná pamět RAM je u zobrazovací části. Procesor pak musí mít přístup do obou pamětí RAM a komplikují se obvody pro přepínání adres a dat mezi procesorem a zobrazovací částí.The first method consists in splitting RAM so that separate RAM is at the processor and separate RAM is at the display portion. The processor must then have access to both RAMs and the circuits for switching addresses and data between the processor and the display part are complicated.

Pro jednoduchý počítač je nutné pamětmi RAM šetřit a proto toto řešení není vhodné.For a simple computer it is necessary to conserve RAM and this solution is not suitable.

Druhý způsob spočívá ve společné paměti RAM pro procesor i pro zobrazovací část. V tomto případě musí být v počítači opět obvody pro přepínání adres a dat mezi procesorem a zobrazovací částí a synchronizační obvody pro přístup procesoru k paměti RAM. Pro účinnou spolupráci zobrazovací části a procesoru je nutné mít k dispozici rychlé paměti RAM a rychlý procesor, což klade vyšší nároky na řídicí logiku a tolerance součástek a odběr zařízeni. Vyšší energetická náročnost ovlivňuje i požadavky na chlazení počítače.The second method consists in a common RAM for both the processor and the display part. In this case, the computer must again have address and data switching circuits between the processor and the display and synchronization circuits for the processor to access RAM. For efficient interoperability between the imaging part and the processor, it is necessary to have fast RAM and a fast processor, which places higher demands on control logic and component tolerances, and device procurement. Higher energy consumption also affects the cooling requirements of the computer.

Třetí známý způsob spočívá v použití přímého přístupu do paměti. Pro přímý přístup do paměti je však třeba použít řadič DMA například obvod typu 8257, ale ten nemá dostatečnou rychlost pro grafické zobrazení vyšších hustot, nebot jeho maximální rychlost přenosu je 500 kbyte.s L Případné použiti speciálních obvodů - řadičů pro grafické displeje - je u jednoduchých osobních počítačů neekonomické. Takové řadiče totiž mají bučí nadbytečné parametry např. NEC 7220 nebo potřebují příliš mnoho přídavných obvodů např. MOTOROLA 6845.A third known method is to use direct memory access. For direct memory access, however, it is necessary to use a DMA controller, for example, type 8257, but it does not have enough speed to graphically display higher densities, because its maximum transfer rate is 500 kbyte.s L The use of special circuits - controllers for graphical displays simple personal computers uneconomical. Such controllers either have redundant parameters eg NEC 7220 or need too many additional circuits eg MOTOROLA 6845.

Popsané nevýhody jsou odstraněny zapojením jednoduchého osobního mikropočítače pro mládež podle tohoto vynálezu. Zapojení sestává z hromadné vstupní svorky, horizontálního časovače, vertikálního časovače, paměti ROM, paměti RAM, posuvného registru, bloku hradla OR, bloku monostabilních obvodů, bloku generace TV signálu, bloku řízení časovačů, bloku dekodéru adres, bloku generátoru řídicích signálů, oscilátoru, děliče frekvence, dekodéru, bloku generace žádosti o DMA, mikroprocesoru a výstupní svorky. Jeho podstatou je, že hromadná vstupní svorka je spojena s hromadným druhým vstupem bloku řízení časovačů. Hromadný první výstup bloku řízení časovačů je spojen s hromadným druhým vstupem horizontálního časovače. Hromadný druhý výstup bloku řízení čsaovačů je spojen s hromadným druhým vstupem vertikálního časovače.The described drawbacks are overcome by employing a simple personal microcomputer for the youth of the present invention. The wiring consists of a mass input terminal, horizontal timer, vertical timer, ROM, RAM, shift register, OR gate block, monostable circuit block, TV signal generation block, timer control block, address decoder block, control signal generator block, oscillator, frequency divider, decoder, block generation application for DMA, microprocessor and output terminals. Its essence is that the mass input terminal is coupled to the mass second input of the timer control block. The collective first output of the timer control block is coupled to the collective second input of the horizontal timer. The bulk second output of the timer control block is coupled to the bulk second input of the vertical timer.

První výstup horizontálního časovače je spojen ,s druhým vstupem bloku hradla OR.The first horizontal timer output is coupled to the second input of the OR gate block.

Druhý výstup horizontálního časovače je spojen s druhým vstupem bloku monostabilních obvodů a současně se čtvrtým vstupem vertikálního časovače. První výstup vertikálního časovače je spojen s prvním vstupem bloku hradla OR a současně se vstupem bloku generace žádosti o DMA. Druhý výstup vertikálního časovače je spojen s prvním vstupem bloku monostabilních obvodů a současně s druhým vstupem mikroprocesoru. Výstup bloku generace žádosti o DMA je spojen se čtvrtým vstupem mikroprocesoru. Výstup bloku hradla OR je spojen s druhým vstupem bloku generace TV signálu. Výstup bloku monostabilních obvodů je spojen s prvním vstupem bloku generace TV signálu. Výstup oscilátoru je spojen se vstupem děliče frekvence a současně se třetím vstupem posuvného registru. První výstup děliče frekvence je spojen se třetím vstupem mikroprocesoru. Hromadný druhý výstup děliče frekvence je spojen s hromadným prvním vstupem dekodéru. Třetí výstup děliče frekvence je spojen s druhým vstupem bloku generátoru řídicích signálů.The second output of the horizontal timer is coupled to the second input of the monostable circuit block and simultaneously to the fourth input of the vertical timer. The first vertical timer output is coupled to the first input of the OR gate block and simultaneously to the input of the DMA request generation block. The second vertical timer output is coupled to the first monostable circuit block input and the second microprocessor input. The output of the DMA request generation block is coupled to the fourth microprocessor input. The output of the OR gate block is coupled to the second input of the TV signal generation block. The monostable circuit block output is coupled to the first input of the TV signal generation block. The oscillator output is coupled to the frequency divider input and the third shift register input at the same time. The first output of the frequency divider is connected to the third input of the microprocessor. The bulk second output of the frequency divider is coupled to the bulk first input of the decoder. The third output of the frequency divider is coupled to the second input of the control signal generator block.

Čtvrtý výstup děliče frekvence je spojen se čtvrtým vstupem horizontálního časovače.The fourth output of the frequency divider is connected to the fourth input of the horizontal timer.

První výstup dekodéru je spojen s druhým vstupem posuvného registru. Druhý výstup dekodéru je spojen se třetím vstupem horizontálního časovače a současně se třetím vstupem vertikálního časovače.The first output of the decoder is connected to the second input of the shift register. The second output of the decoder is connected to the third input of the horizontal timer and simultaneously to the third input of the vertical timer.

Výstup posuvného registru je spojen se třetím vstupem bloku generace TV signálu. Hromad3 ný obousměrný první vstup mikroprocesoru je spojen s hromadným obousměrným prvním vstupem paměti ROM a současně s hromadným obousměrným prvním vstupem paměti RAM a s hromadným prvním vstupem posuvného registru. Hťomadný první výstup mikroprocesoru je spojen s hromadným prvním vstupem bloku dekodéru adres a současně s hromadným třetím vstupem paměti ROM, s hromadným třetím vstupem paměti RAM a s hromadným obousměrným prvním vstupem vertikálního časovače. Hromadný druhý výstup mikroprocesoru je spojen s hromadným druhým vstupem bloku dekodéru adres a současně s hromadným druhým vstupem paměti ROM, s hromadným druhým vstupem paměti RAM a s hromadným obousměrným prvním vstupem horizontálního časovače. Třetí výstup mikroprocesoru je spojen s prvním vstupem bloku řízení časovačů a současně se třetím vstupem bloku dekodéru adres, se třetím vstupem bloku generátoru řídicích signálů a se druhým vstupem dekodéru. Hromadný čtvrtý výstup mikroprocesoru je spojen s hromadným prvním vstupem bloku generátoru řídicích signálů. Hromadný výstup bloku generátoru řídicích signálů je spojen s hromadným pátým vstupem paměti RAM. První výstup bloku dekodéru adres je spojen se čtvrtým vstupem pamětí ROM. Druhý výstup bloku dekodéru adres je spojen se čtvrtým vstupem paměti RAM. Výstup bloku generace TV signálu je spojen s výstupní svorkou.The shift register output is connected to the third input of the TV signal generation block. The bulk bi-directional first input of the microprocessor is coupled to the bulk bi-directional first input of the ROM and simultaneously to the bulk bi-directional first input of RAM and the bulk first input of the shift register. The dithering first microprocessor output is coupled to the bulk first address of the address decoder block and simultaneously to the bulk third input of ROM, the bulk third input of RAM, and the bulk bi-directional first input of the vertical timer. The bulk second microprocessor output is coupled to the bulk second address of the address decoder block and simultaneously to the bulk second ROM input, the bulk second RAM input, and the bulk bi-directional first horizontal timer input. The third output of the microprocessor is coupled to the first input of the timer control block and simultaneously to the third input of the address decoder block, the third input of the control signal generator block, and the second input of the decoder. The bulk fourth output of the microprocessor is coupled to the bulk first input of the control signal generator block. The bulk output of the control signal generator block is coupled to the bulk fifth RAM input. The first output of the address decoder block is coupled to the fourth input of the ROMs. The second output of the address decoder block is coupled to the fourth RAM input. The output of the TV signal generation block is connected to the output terminal.

Zapojení jednoduchého osobního mikropočítače pro mládež podle tohoto vynálezu využívá pro realizaci časové základny jeho zobrazovací části zapojení podle československého AO 257 662 Zapojení časové základny rastrového displeje. Tato Časová základna nepotřebuje žádné přídavné obvody pro přepínání adres mezi procesorem a zobrazovací částí. Dále je využit při zobrazební přímý přístup do paměti tzv. DMA přenos. V tomto zapojení je sice využita rychlost mikroprocesoru pouze z 25 %, ale výsledné zapojení je jednoduché a mikropočítač má rychlost dostatečnou pro použití ve výuce na školách a pro zájmovou činnost. Celé zapojení nevyžaduje žádné speciální obvody a celkový počet obvodů je minimální. Zapojení neklade žádné velké nároky na rychlost součástek a proto má mikropočítač velké časové rezervy, což pozitivně ovlivňuje jeho spolehlivost a snižuje příkon celého mikropočítače. Navíc je v tomto zapojení zajištěna programovatelnost časových parametrů synchronizačních impulsů a zatmívacích impulsů, takže je možné zvýšit rychlost procesoru až na maximum naprogramováním zobrazení pouze omezeného počtu řádků. Počet zobrazovaných řádků, počet bodů zobrazených v jednom řádku i poloha obrázků na stínítku zobrazovací jednotky jsou volitelné při programování funkce časové základny a všechny tyto parametry je možno měnit dynamicky pomocí programu. V zapojení není také nutné mít dvě paměti RAM, což je výhodné při použití nových dynamických pamětí, např. 64K.1 bit.The wiring of a simple personal microcomputer for youth according to the present invention uses the wiring according to the Czechoslovak AO 257 662 Wiring of the raster display time base to realize the time base of its display part. This time base does not need any additional circuitry to switch addresses between the processor and the display part. It is also used for display direct access to memory called DMA transmission. In this connection, the microprocessor speed is used only 25%, but the resulting connection is simple and the microcomputer has a speed sufficient for use in teaching at school and for leisure activities. The entire circuit does not require any special circuits and the total number of circuits is minimal. Wiring does not impose any great demands on the speed of components and therefore the microcomputer has large time reserves, which positively affects its reliability and reduces the power consumption of the whole microcomputer. In addition, the timing of the synchronization pulses and the dimming pulses is ensured in this circuit, so that the processor speed can be increased to maximum by programming the display of only a limited number of rows. The number of lines displayed, the number of points displayed in one line, and the position of the images on the screen of the display unit are selectable when programming the time base function, and all of these parameters can be changed dynamically using the program. It is also not necessary to have two RAMs in the wiring, which is advantageous when using new dynamic memories, eg 64K.1 bit.

Celkové jednoduchosti zapojení je dosaženo přímým spojením adresového hromadného druhého výstupu A_fí mikroprocesoru s datovým hromadným obousměrným prvním vstupem horizontálního časovače, s adresovým hromadným druhým vstupem paměti ROM a s adresovým hromadným druhým vstupem paměti RAM i přímým spojením adresového hromadného prvního výstupu A_L mikroprocesoru s datovým hromadným obousměrným prvním vstupem vertikálního Časovače, s adresovým hromadným třetím vstupem paměti ROM a s adresovým hromadným třetím vstupem paměti RAM. Tímto přímým spojením s dodržením možnosti naprogramovat oba časovače pomocí adres namísto obvyklých dat je dosaženo neobvyklé jednoduchosti jak co do počtu součástek, tak také co do jednoduchostí motivu plošného spoje. Zapojením obou časovačů je dosažena sdružená funkce časové základny a DMA řadiče, čímž je ušetřeno asi dvacet integrovaných obvodů. Celé toto zapojení je z hlediska jednoduchosti lepší než při použití moderních speciálních VLSI obvodů. Použité časovače typu 8253 jsou velice levné a běžně dostupné obvody. Jejich aplikaci jako čítačů s výstupy, jež je možno využít pro adresování nebo indikaci, je navíc univerzálně použitelná i pro jiné účely, než pro adresaci dat paměti RAM při zobrazování grafické informace v osobním mikropočítači.The overall simplicity of the connections is achieved by direct connection of the address Mass second outlet and _FI microprocessor with a data mass bidirectional first input horizontal timer, with the address Mass second input of the ROM and the address Mass second input of the RAM and direct connection address of mass of the first output and _L microprocessor with a data mass a bi-directional first vertical Timer input, with an address mass third input of ROM, and an address mass third input of RAM. This direct connection, while keeping the possibility to program both timers using addresses instead of the usual data, provides unusual simplicity in terms of both the number of components and the simplicity of the printed circuit design. By connecting both timers, the combined function of the time base and the DMA controller is achieved, saving about twenty integrated circuits. This whole circuit is from the point of view of simplicity better than when using modern special VLSI circuits. The used timers of type 8253 are very cheap and commonly available circuits. Moreover, their application as output counters that can be used for addressing or indicating is universally applicable for purposes other than addressing RAM data when displaying graphical information in a personal microcomputer.

Konkrétní příklad zapojení jednoduchého osobního mikropočítače pro mládež podle tohoto vynálezu v malém osobním mikropočítači ONDRA je znázorněn na přiloženém výkresu v blokovém schématu.A particular example of a simple personal microcomputer for youth according to the invention in a small ONDRA personal microcomputer is shown in the attached drawing in a block diagram.

Zapojení sestává z hromadné vstupní svorky 2' horizontálního časovače 2., vertikálního časovače paměti 2 ROM, paměti 2 RAM, posuvného registru £, bloku Ί_ hradla OR, bloku 2 monostabilních obvodů, bloku 2 generace TV signálu, bloku 10 řízení časovačů, bloku 11 deko256686 déru adres, bloku 12 generátoru řídicích signálů, oscilátoru lj), děliče 14 frekvence, dekodéru 15, bloku 16 generace žádosti o DMA, mikroprocesoru 17 a výstupní svorky 18.The wiring consists of a collective input terminal 2 'of the horizontal timer 2, a vertical timer 2 ROM, 2 RAM, a shift register 6, an OR gate block 2, a monostable circuit block 2, a TV signal generation block 2, a timer control block 10, block 11 address decoder, control signal generator block 12, oscillator 11, frequency divider 14, decoder 15, DMA request generation block 16, microprocessor 17, and output terminals 18.

Hromadná vstupní svorka 1. je spojena s hromadným druhým vstupem 104 bloku 10 řízení časovačů. Hromadný první výstup 101 bloku 10 řízení časovačů je spojen s hromadným druhým vstupem 24 horizontálního časovače 2. Hromadný druhý výstup 102 bloku 10 řízení časovačů je spojen s hromadným druhým vstupem 34 vertikálního časovače 2· První výstup 22 horizontálního časovače 2 je spojen s druhým vstupem 72 bloku T_ hradla OR. Druhý výstup 23 horizontálního časovače 2 je spojen s druhým vstupem 82 bloku j) monostabilních obvodů a současně se čtvrtým vstupem 36 vertikálního časovače 2· První výstup 32 vertikálního časovače 2 je spojen sprvním vstupem 71 bloku Ί_ hradla OR a současně se vstupem 161 bloku 16 generace žádosti o DMA.The bulk input terminal 1 is coupled to the bulk second input 104 of the timer control block 10. The bulk first output 101 of the timer timer block 10 is coupled to the bulk second input 24 of the horizontal timer 2. The bulk second output 102 of the timer timer block 10 is coupled to the bulk second input 34 of the vertical timer 2. The first output 22 of the horizontal timer 2 is coupled to the second input 72 block T_ of the OR gate. The second output of the horizontal timer 2 is connected to the second input 82 of the monostable circuit block 82 and simultaneously to the fourth input 36 of the vertical timer 2. The first output 32 of the vertical timer 2 is connected to the first input 71 of the gate OR block and simultaneously DMA requests.

Druhý výstup 33 vertikálního časovače 2 je spojen s prvním vstupem 81 bloku 2 monostabilních obvodů a současně s druhým vstupem 174 mikroprocesoru 17. Výstup 162 bloku 16 generace žádosti o DMA je spojen se čtvrtým vstupem 178 mikroprocesoru 17. Výstup 73 bloku ]_ hradla OR je spojen se druhým vstupem 93 bloku 2 generace TV signálu. Výstup 83 bloku 8! monostabilních obvodů je spojen s prvním vstupem 92 bloku 2 generace TV signálu. Výstup 131 oscilátoru 13 je spojen se vstupem 141 děliče 14 frekvence a současně se třetím vstupem 64 posuvného registru 6.The second output 33 of the vertical timer 2 is coupled to the first input 81 of the monostable circuit block 2 and simultaneously to the second input 174 of the microprocessor 17. The output 162 of the DMA generation block 16 is coupled to the fourth input 178 of the microprocessor 17. connected to the second input 93 of block 2 of the TV signal generation. Output 83 of block 8! The monostable circuit is coupled to the first input 92 of the TV signal generation block 2. The output 131 of the oscillator 13 is connected to the input 141 of the frequency divider 14 and simultaneously to the third input 64 of the shift register 6.

První výstup 142 děliče 14 frekvence je spojen se třetím vstupem 177 mikroprocesoru 17. Hromadný druhý výstup 143 děliče 14 frekvence je spojen s hromadným prvním vstupem 151 dekodéru 15. Třetí výstup 144 děliče 14 frekvence je spojen s druhým vstupem 123 bloku 12 generátoru řídicích signálů. Ctvrý výstup 145 děliče 14 frekvence je spojen se čtvrtým vstupem 26 horizontálního časovače 2. První výstup 152 dekodéru 15 je spojen se druhým vstupem 63 posuvného registru 6.The first output 142 of the frequency divider 14 is coupled to the third input 177 of the microprocessor 17. The bulk second output 143 of the frequency divider 14 is coupled to the bulk first input 151 of the decoder 15. The third output 144 of the frequency divider 14 is coupled to the second input 123 of the control signal generator block 12. The fourth output 145 of the frequency divider 14 is connected to the fourth input 26 of the horizontal timer 2. The first output 152 of the decoder 15 is connected to the second input 63 of the shift register 6.

Druhý výstup 153 dekodéru 15 je spojen se třetím vstupem 25 horizontálního časovače 2 a současně se třetím vstupem 35 vertikálního časovače 2· Výstup 62 posuvného registru 2 je spojen se třetím vstupem 94 bloku 2 generace TV signálu. Hromadný obousměrný první vstup 171 mikroprocesoru 17 je spojen s hromadným obousměrným prvním vstupem 41 paměti 4 ROM a současně s hromadným obousměrným prvním vstupem 51 paměti 2 RAM a s hromadným prvním vstupem 61 posuvného registru 2· Hromadný první výstup 172 mikroprocesoru 17 je spojen s hromadným prvním vstupem 111 bloku 11 dekodéru adres a současně s hromadným třetím vstupem 43 paměti £ ROM, s hromadným třetím vstupem 53 paměti 2 RAM ^{a s} hromadným obousměrným prvním vstupem 31 vertikálního časovače 2- Hromadný druhý výstup 173 mikroprocesoru 17 je spojen s hromadným vstupem 112 bloku 11 dekodéru adres a současně s hromadným druhým vstupem 42 paměti 2 ROM, s hromadným druhým vstupem 52 paměti 2 RAM a s hromadným obousměrným prvním vstupem 21 horizontálního časovače 2. Třetí výstup 175 mikroprocesoru ÍT_ je spojen s prvním vstupem 103 bloku 10 řízení časovačů a současně se třetím vstupem 113 bloku 11 dekodéru adres, se třetím vstupem 124 bloku 12 generátoru řídicích signálů a se druhým vstupem 154 dekodéru 15. Hromadný čtvrtý výstup 176 mikroprocesoru 1T_ je spojen s hromadným prvním vstupem 121 bloku 12 generátoru řídicích signálů. Hromadný výstup 122 bloku 12 generátoru řídicích signálů je spojen s hromadným pátým vstupem 55 paměti 2 RAM. První výstup 114 bloku 11 dekodéru adres je spojen se čtvrtým vstupem 44 paměti 4 ROM. Druhý výstup 115 bloku 11 dekodéru adres je spojen se čtvrtým vstupem 54 paměti 2 RAM. Výstup 91 bloku 2 generace TV signálu je spojen s výstupní svorkou 18.The second output 153 of the decoder 15 is connected to the third input 25 of the horizontal timer 2 and simultaneously to the third input 35 of the vertical timer 2. The output 62 of the shift register 2 is connected to the third input 94 of the TV signal generation block 2. The bulk bi-directional first input 171 of microprocessor 17 is coupled to the bulk bi-directional first input 41 of ROM 4 and simultaneously to the bulk bi-directional first input 51 of RAM 2 and the bulk first input 61 of shift register 2. 111 of the address decoder block 11, and at the same time with the massive third input 43 of the ROM, with the massive third input 53 of the RAM 2 ^{and the} massive bi-directional first input 31 of the vertical timer 2- and together with the bulk second input 42 of the ROM 2, the bulk second input 52 of the RAM 2 and the bulk bi-directional first input 21 of the horizontal timer 2. The third output 175 of the microprocessor 11 is coupled to the first input 103 of the timer control block 10 and simultaneously to the third input 113 block 11 de the address encoder, with the third input 124 of the control signal generator block 12 and with the second input 154 of the decoder 15. The bulk fourth output 176 of the microprocessor 16 is coupled to the bulk first input 121 of the control signal generator block 12. The bulk output 122 of the control signal generator block 12 is coupled to the bulk fifth input 55 of the RAM 2. The first output 114 of the address decoder block 11 is coupled to the fourth input 44 of the ROM 4. The second output 115 of the address decoder block 11 is coupled to the fourth input 54 of the RAM 2. The output 91 of the TV signal generation block 2 is connected to the output terminal 18.

Základem zapojení jednoduchého osobního mikropočítače pro mládež je mikroporcesor 17, přičemž na jeho typu nezáleží. Použitý mikroprocesor 17 musí být pouze schopen na základě žádosti zapůjčit sběrnici dat a adres pro přenos dat z paměti 2 RAM.A simple personal microcomputer for youth is based on a microporcessor 17, regardless of its type. The microprocessor 17 used must only be able to borrow a data bus and data transfer addresses from the 2 RAM memory upon request.

Základní frekvence pro řízení chodu mikropočítače se vyrábí v oscilátoru 13· Výstup 221 oscilátoru 13 je veden na třetí vstup 64 posuvného registru 6 a po tomto spoji se přenáší hodinová frekvence posuvného registru 2· ^z výstupu 131 oscilátoru 13 je frekvence vedena také do vstupu 141 děliče 14 frekvence. Dělič 14 frekvence dělí například číslem N — 8. Hromadný druhý výstup 143 děliče 14 frekvence je přiveden na hromadný první vstup 151 dekodéru 15.The base frequency for microcomputer control is produced in the oscillator 13 · Oscillator output 221 is routed to third input 64 of shift register 6 and the clock frequency of shift register 2 is transmitted along this link · ^from frequency 131 of oscillator 13 the frequency is also routed to divider input 141 14 frequency. The frequency divider 14 divides, for example, by the number N - 8. The bulk second output 143 of the frequency divider 14 is applied to the bulk first input 151 of the decoder 15.

Dekodér 15 dekóduje dva z osmi stavů děliče 14 frekvence. Na prvnim výstupu 152 dekodéru je při aktivním stavu druhého vstupu 154 dekodéru 15 potvrzení DMA z mikroprocesoru 17 signál T7, který je veden do druhého vstupu 6i posuvného registru 2- Tento signál řídí naplnění dat do posuvného registru 6 při zobrazení. Na druhém výstupu 153 dekodéru 15 je při aktivním stavu druhého vstupu 154 dekodéru 15 - potvrzení DMA z mikroprocesoru 17 - signál T0, který řídí čtení adres paměti z horizontálního časovače 2 pomocí třetího vstupu 25 RD horizontálního časovače 2_ a čtení adres paměti z vertikálního časovače _3 pomocí třetího vstupu 35 RD vertikálního časovače 3. První a druhý výstup 152, 153 dekodéru 15 jsou aktivní pouze při zobrazování; to probíhá při aktivním stavu třetího výstupu 175 mikroprocesoru 17.The decoder 15 decodes two of the eight states of the frequency divider 14. On the first output 152 of the decoder, when the second input 154 of the decoder 15 is active, the DMA acknowledgment from the microprocessor 17 is a signal T7 which is routed to the second input 6i of the shift register 2. On the second output 153 of the decoder 15, when the second input 154 of the decoder 15 is active - the DMA acknowledgment from the microprocessor 17 - the signal T0, which controls the reading of memory addresses from the horizontal timer 2 by the third input 25 RD of the horizontal timer 2 and reading the memory addresses from the vertical timer 3 by the third input 35 RD of the vertical timer 3. The first and second outputs 152, 153 of the decoder 15 are only active in the display; this takes place when the third output 175 of the microprocessor 17 is active.

První výstup 142 děliče 14 frekvence je veden na třetí vstup 177 mikroprocesoru 17.The first output 142 of the frequency divider 14 is applied to the third input 177 of the microprocessor 17.

Tento signál tvoří hodiny mikroprocesoru 1/7. Ze čtvrtého výstupu 145 děliče 14 frekvence vede na čtvrtý vstup 26 horizontálního časovače 2 hodinová frekvence. Pro grafické zobrazení 320x240 bodů na televizním přijímači je tato frekvence i MHz a rychlost přenosu mezi pamětí 2 RAM a posuvným registrem 2 j^e při zobrazování 1 Mbyte.s \ Třetí výstup 144 děliče 14 frekvence vede na druhý vstup 123 bloku 12 generátoru řídicích signálů. V bloku 12 generátoru řídicích signálů se ze signálu vedeného na jeho druhý vstup 123 vytváří při aktivním stavu třetího vstupu 124 bloku 12 generátoru řídicích signálů - potvrzení DMA z mikroprocesoru 17 požadavek na čtení dat z paměti 2 RAM při zobrazování a je veden z hromadného výstupu 122 bloku 12 generátoru řídicích signálů na hromadný pátý vstup 55 paměti 2 RAM. Blok 12. generátoru řídicích signálů pracuje i tehdy, neprobíhá-li zobrazení, tj. tehdy, není-li potvrzení DMA z mikroprocesoru 17. Potom je třetí vstup 124 bloku 12 generátoru řídicích signálů neaktivní a mikroprocesor 17 vydává na hromadném čtvrtém výstupu 176 mikroprocesoru 17 řídicí signály pro čtení, refreš a zápis do paměti 2 RAM a blok 12 generátoru řídicích signálů tyto signály, přicházející na hromadný první vstup 121 bloku 12 generátoru řídicích signálů, upravuje a předává je hromadným výstupem 122 bloku 12 generátoru řídicích signálů na hromadný pátý vstup 55 paměti 2 RAM.This signal is generated by the microprocessor clock 1/7. From the fourth output 145 of the frequency divider 14, a 2 hour frequency is applied to the fourth input 26 of the horizontal timer. For graphical display of 320x240 pixels on the television and the frequency is MHz and a transfer rate between the memory 2 and RAM shift register 2 ^e j imaging Mbyte.s 1 \ The third output 144 of the divider 14 of the frequency leads to the second input 123 of block 12, the control signal generator. In the control signal generator block 12, from the signal applied to its second input 123, at the active state of the third input 124 of the control signal generator block 12, the DMA acknowledgment from the microprocessor 17, requests to read data from RAM 2 on display and is output from the bulk output 122 block 12 of the control signal generator to the mass fifth input 55 of the RAM 2. The control signal generator block 12 operates even when the display is not in progress, i.e., when the DMA acknowledgment is not from the microprocessor 17. Then, the third input 124 of the control signal generator block 12 is inactive and the microprocessor 17 outputs the microprocessor 17 on the bulk fourth output. The read, refuse and write control signals 2 of the RAM and the control signal generator block 12 modify these signals, arriving at the collective first input 121 of the control signal generator block 12, and transmit them to the fifth collective input 55 by the bulk output 122 of the control signal generator block 12. 2 RAM memory.

Mikroprocesor 17 vydává řídicí signály na hromadném čtvrtém výstupu 176 mikroprocesoru 17. Protože ne všechny řídicí signály mají přímý význam pro popis funkce zapojení jednoduchého osobního mikropočítače pro mládež, nejsou všechny podrobně popisovány. Rovněž tak nejsou uváděny porty, připojení klávesnice, tiskárny á magnetofonu a další obecně známé části. Mikroprocesor 17 vydává na hromadném prvním výstupu 172 A^ mikroprocesoru 17 spodní polovinu adresy - A_T = spodních 8 bitů a na hromadném druhém výstupu 173 A„ horní polovinu adresy - A„ = = horních 8 bitů. Adresy jsou vedeny do hromadného druhého a hromadného třetího vstupu 42, paměti 4. ROM a do hromadného druhého a hromadného třetího vstupu 52, 53 paměti 5 RAM. Hromadný obousměrný první vstup 171 mikroprocesoru 17 je datový a je obousměrný: při čtení přenáší data do mikroprocesoru 17 z paměti 4_ ROM hromadným obousměrným prvním vstupem 41 paměti 5 RAM hromadným obousměrným prvním vstupem 51 paměti 2 RAM, při zápisu přenáší data z mikroprocesoru 17 do paměti 2 RAM hromadným obousměrným prvním vstupem 51 paměti 2 RAM. Hromadný obousměrný první vstup 171, hromadný první výstup 172, hromadný druhý výstup 173 a hromadný čtvrtý výstup 176 mikroprocesoru 17. jsou však aktivní pouze tehdy, když mikroprocesor 17 pracuje.The microprocessor 17 outputs control signals at the bulk fourth output 176 of the microprocessor 17. Since not all control signals are of direct relevance to describing the function of a simple personal microcomputer for youth, they are not all described in detail. Also, ports, keyboard connections, printer and tape recorder, and other generally known parts are not mentioned. The microprocessor 17 outputs the lower half of the address - _TT = the lower 8 bits on the bulk first output 172 A mik of the microprocessor 17 and the upper half of the address - „= = the upper 8 bits on the mass second output 173A. The addresses are routed to the bulk second and bulk third inputs 42, ROM 4, and to the bulk second and bulk third inputs 52, 53 of RAM 5. The bulk bi-directional first input 171 of the microprocessor 17 is data and is bi-directional: it reads data to the microprocessor 17 from read memory by ROM through the bi-directional first input 41 of memory 5 RAM with the bi-directional first input 51 2 RAM with the bulk bi-directional first input 51 of 2 RAM. However, the bulk bi-directional first input 171, the bulk first output 172, the bulk second output 173, and the bulk fourth output 176 of the microprocessor 17 are active only when the microprocessor 17 is operating.

Pomocí čtvrtého vstupu 178 mikroprocesoru 17 může okolí požádat mikroprocesor 17 o zapůjčení hromadného druhého výstupu 173 A^, hromadného prvního výstupu 172 A^, hromadného obousměrného prvního vstupu 171 DATA a hromadného čtvrtého výstupu 176 ŘS mikroprocesoru 17. Rozhodne-li se mikroprocesor 17 vyhovět, na základě žádosti přivedené na čtvrtý vstup 178 mikroprocesoru 17 odpojí hromadný druhý výstup 173, hromadný první výstup 172, hromadný obousměrný první vstup 171 a hromadný čtvrtý výstup 176 mikroprocesoru 17 a uvede je do tzv. třetího stavu. Potom vydá potvrzení o zapůjčení - tzv. potvrzení DMA - na třetím výstupu 175 mikroprocesoru 17. žádost o zapůjčení generuje blok 16 generace žádosti o DMA. Na vstup 161 bloku 16 generace žádosti o DMA je přiveden první výstup 32 vertikálního časovače 2·Using the fourth input 178 of microprocessor 17, the surroundings may request the microprocessor 17 to lend a bulk second output 173 A ^, a bulk first output 172 A ^, a bulk bidirectional first DATA input 171 and a bulk fourth CU output 176 of the microprocessor 17. upon request to the microprocessor 17 input 178, the bulk second output 173, the bulk first output 172, the bulk bi-directional first input 171, and the bulk fourth output 176 of the microprocessor 17 are disconnected and put into the so-called third state. It then issues a lending acknowledgment - the so-called DMA acknowledgment - at the third output 175 of the microprocessor 17. the lending request generates the DMA request generation block 16. The first output 32 of the vertical timer 2 is connected to the input 161 of the DMA generation block 16.

Tento signál je vlastně vertikálním zatmívacím impulsem. Jakmile se má zobrazovat na zobrazovací jednotce, přejde vstup 161 bloku 16 generace žádosti o DMA do aktivního stavu a blok generace žádosti o DMA vygeneruje na výstupu 162 bloku 16 generace žádosti o DMA žádost o zapůjčení, která je pak přivedena na čtvrtý vstup 178 mikroprocesoru 17.This signal is actually a vertical eclipse pulse. Once it is to be displayed on the display unit, the input 161 of the DMA generation block 16 enters an active state, and the DMA request generation block generates at the output 162 of the DMA generation block 16 a lending request, which is then applied to the fourth input 178 of the microprocessor 17. .

Mikroprocesor 17 potvrdí zapůjčení aktivací třetího výstupu 175 Ar mikroprocesoru 17.The microprocessor 17 acknowledges the lease by activating the third output 175 Ar of the microprocessor 17.

Třetí výstup 175 mikroprocesoru 17 odblokuje funkci dekodéru 15 pomocí druhého vstupu 154 dekodéru 15 a dále přepne funkci bloku 12 generátoru řídicích signálů pomocí třetího vstupu 124 bloku 12 generátoru řídicích signálů. Reakce bloku 12 generátoru řídicích signálů a dekodéru 15 již byla popsána výše.The third output 175 of the microprocessor 17 unblocks the function of the decoder 15 via the second input 154 of the decoder 15 and further switches the function of the control signal generator block 12 by the third input 124 of the control signal generator block 12. The reaction of the control signal generator block 12 and the decoder 15 has already been described above.

Třetí výstup 175 mikroprocesoru 17 je veden také do bloku 11 dekodéru adres na třetí vstup 113 bloku 11 dekodéru adres. Blok 11 dekodéru adres dekóduje horní adresy mikroprocesoru 17, přicházející na hromadný druhý vstup 112 bloku 11 dekodéru adres, a dolní adresy mikroprocesoru 17, přicházející na hromadný první vstup 111' bloku 11 dekodéru adres (obvykle postačí dekódovat jen část nejvyšších adresových bitů liorní adresy). Není-li aktivní třetí vstup 113 bloku 11 dekodéru adres, pak blok 11 dekodéru adres vybírá bud pamět 2 ROM aktivací prvního výstupu 114 bloku 11 dekodéru adres, vedeného na čtvrtý vstup 44 paměti 2 ROM, nebo pamět 5 RAM aktivací druhého výstupu 115 bloku 11 dekodéru adres, vedeného na čtvrtý vstup 54 paměti 2 RAM. Při potvrzení DMA je třetí vstup 113 bloku 11 dekodéru adres aktivní a blok 11 dekodéru adres pracuje tak, že vybírá bez ohledu na stav hromadného prvního a hromadného druhého vstupu 111, 112 bloku 11 dekodéru adres pouze předem danou část paměti 2 RAM aktivací druhého výstupu 115 bloku 11 dekodéru adres, vedeného na'čtvrtý vstup 54 paměti 2 RAM. Tím je dáno, že pamět pro zobrazení je částí paměti 2 RAM ^a Při zobrazování je tato část vybrána bez ohledu na stavy hromadného druhého výstupu 173 a hromadného prvního výstupu 172 mikroprocesoru 17.The third output 175 of the microprocessor 17 is also routed to the address decoder block 11 to the third input 113 of the address decoder block 11. The address decoder block 11 decodes the upper addresses of the microprocessor 17 arriving at the bulk second input 112 of the address decoder block 11 and the lower addresses of the microprocessor 17 arriving at the bulk first input 111 'of the address decoder block 11 (usually . If the third input 113 of the address decoder block 11 is not active, then the address decoder block 11 selects either the ROM 2 by activating the first output 114 of the decoder block 11 directed to the fourth input 44 of the ROM 2 or 5 RAM by activating the second output 115 of the block 11. an address decoder applied to the fourth input 54 of the RAM 2. Upon DMA acknowledgment, the third address 113 of the address decoder block 11 is active, and the address decoder block 11 operates to select only a predetermined portion of RAM 2 by activating the second output 115 regardless of the status of the bulk first and bulk second inputs 111, 112. block 11 of the address decoder routed to the fourth input 54 of the RAM 2. Thus, the display memory is part of RAM 2, ^and in display, this part is selected regardless of the statuses of the second output 173 and the first output 172 of the microprocessor 17.

Blok 10 řízení časovačů je ovládán pomocí hromadného druhého vstupu 104 bloku 10 řízení časovačů z hromadné vstupní svorky 2 signály z portů. Blok 10 řízeni časovačů zajištuje naprogramování horizontálního časovače 2 a vertikálního časovače 2 pomocí programu po zapnutí mikropočítače nebo při změně parametrů zobrazení - časy synchronizace a zatmívání. Programování obou časovačů 2, 3 probíhá takto: Hromadný obousměrný první vstup 21 horizontálního časovače 2 je připojen k hromadnému druhému výstupu 173 A_H mikroprocesoru 17 a hromadný obousměrný první vstup 31 vertikálního časovače 2 3^e připojen k hromadnému prvnímu výstupu 172 A_Lmikroprocesoru 22· Ařdici hromadný druhý vstup 24 horizontálního časovače 2 je ovládán hromadným prvním výstupem 101 bloku 10 řízeni časovačů a řídicí hromadný druhý vstup 34 vertikálního časovače 2 3® ovládán hromadným druhým výstupem 102 bloku 10 řízení časovačů. Je tudíž nutné naprogramovat horizontální časovač 2 a vertikální časovač 2 pomocí adres mikroprocesoru 17, což je ve spojení s blokem 10 řízení časovačů možné.The timer control block 10 is controlled by the collective second input 104 of the timer control block 10 from the multiple input terminal 2 by the port signals. Timer control block 10 provides for the programming of the horizontal timer 2 and the vertical timer 2 by means of the program after the microcomputer is turned on or when the display parameters are changed - synchronization and dimming times. The programming of both timers 2, 3 proceeds as follows: The bulk bi-directional first input 21 of the horizontal timer 2 is connected to the bulk second output 173 A _{H of the} microprocessor 17 and the bulk bi-directional first input 31 of the vertical timer 2 3 ^{e is} connected to the bulk first output 172 A _{L of the} microprocessor 22. The control collective second input 24 of the horizontal timer 2 is controlled by the bulk first output 101 of the timer control block 10, and the control collective second input 34 of the vertical timer 23 is controlled by the bulk second output 102 of the timer control block 10. It is therefore necessary to program the horizontal timer 2 and the vertical timer 2 using the addresses of the microprocessor 17, which is possible in conjunction with the timer control block 10.

Po naprogramování již přecházejí oba časovače 2, 3 plně do jejich funkce. Horizontální časovač 2 vydává na druhém výstupu 23 horizontálního časovače 2 horizontální synchronizaci, vedenou na druhý vstup 2?. bloku 2 monostabilních obvodů a současně na čtvrtý vstup 36 vertikálního časovače 2- kde slouží jako hodiny pro vertikální část časové základny. První výstup 22 horizontálního časovače 2 vydává horizontální zatemňovací impuls a ten je veden na druhý vstup 72 bloku 7 hradla OR. Druhý výstup 33 vertikálního časovače 2 je veden na první vstup 81 bloku 2 monostabilních obvodů a současně na druhý vstup 174 mikroprocesoru 22, kde má význam žádosti o přerušení. První výstup 32 vertikálního časovače 2 vydává vertikální zatemňovací impuls a ten je veden na první vstup 71 bloku 7_ hradla OR; Jak již bylo uvedeno, tento impuls ovládá i vstup 161 bloku 16 generace žádosti o DMA.After programming both timers 2, 3 are fully switched to their function. The horizontal timer 2 outputs a horizontal synchronization at the second output 23 of the horizontal timer 2 to the second input 2 ?. block 2 of monostable circuits and simultaneously to the fourth input 36 of the vertical timer 2- where it serves as a clock for the vertical part of the time base. The first output 22 of the horizontal timer 2 emits a horizontal blanking pulse and is applied to the second input 72 of the gate block 7 of the OR. The second output 33 of the vertical timer 2 is directed to the first input 81 of the monostable circuit block 2 and at the same time to the second input 174 of the microprocessor 22 where an interrupt request is important. The first output 32 of the vertical timer 2 emits a vertical blanking pulse and is applied to the first input 71 of the gate block 7 of the OR; As already mentioned, this pulse also controls input 161 of DMA request generation block 16.

Blok 2 monostabilních obvodů upravuje synchronizační impulsy z prvního a druhého vstupu 81, 82 bloku 2 monostabilních obvodů na potřebnou šířku impulsů a sčítá je. Sečtené synchronizační impulsy z výstupu 83 bloku 2 monostabilních obvodů jsou vedeny jako synchronizační směs do prvního vstupu 92 bloku 2 generace TV signálu.The monostable circuit block 2 adjusts the synchronization pulses from the first and second inputs 81, 82 of the monostable circuit block 2 to the required pulse width and sums them. The summed synchronization pulses from the output 83 of the monostable circuit block 2 are fed as a synchronization mixture to the first input 92 of the TV signal generation block 2.

Blok 2 hradla OR sčítá zatmivací impulsy z horizontálního časovače 2 a zatmívací impulsy z vertikálního časovače 2· Výstup 73 bloku 2 hradla OR představuje zatmívací signál videa a je veden na druhý vstup 93 bloku 2 generace TV signálu. Na třetí vstup 94 bloku 2 generace TV signálu vede výstup 62 posuvného registru 6. Posuvný registr 6 je při zobrazování plněn daty, přicházejícími na hromadný první vstup 61 posuvného registru 2·The OR gate block 2 sums the eclipse pulses from the horizontal timer 2 and the eclipse pulses from the vertical timer 2 · The output 73 of the OR gate block 2 represents the video eclipse signal and is applied to the second input 93 of the TV generation block 2. To the third input 94 of the TV signal generation block 2, the output 62 of the shift register 6 is passed. The shift register 6 is filled with data coming to the bulk first input 61 of the shift register 2 during display.

Data přicházejí z hromadného obousměrného prvního vstupu 51 paměti !5 RAM, která je adresována z datového hromadného obousměrného prvního vstupu 21 horizontálního časovače ý a z datového hromadného obousměrného prvního vstupu 31 vertikálního časovače 2· V posuvném registru ji jsou data převedena na sériový tvar a na výstupu 62 posuvného registru 6 je videosignál pro řízení jasu zobrazovací jednotky.The data comes from the bulk bi-directional first input 51 of the memory 5 that is addressed from the data bulk bi-directional first input 21 of the horizontal timer and from the data bulk bi-directional first input 31 of the vertical timer 2. 62 of shift register 6 is a video signal for controlling the brightness of the display unit.

Blok 9. generace TV signálu vytváří ze synchronizačních impulsů na prvním vstupu 92 bloku 9 generace TV signálu, ze zatmívacích impulsů na druhém vstupu 93 bloku 2 generace TV signálu a z videosignálu na třetím vstupu 94 bloku 2 generace TV signálu televizní přijímač na výstupu 91 bloku 2 generace TV signálu, spojeném s výstupní svorkou 18.The 9th generation TV signal block generates a television receiver at the output 91 of block 2 from the synchronization pulses at the first input 92 of the 9th generation TV block, the eclipse pulses at the second input 93 of the 2 nd generation TV block. Generation of TV signal, connected to output terminal 18.

Claims

SUBJECT OF THE INVENTION

Connection of simple personal microcomputer for youth, consisting of a mass input terminal, horizontal timer, vertical timer, ROM, RAM, motion register, OR gate block, monostable circuit block, TV signal generation block, timer control block, acjlres decoder block, block a control signal generator, an oscillator, a frequency divider, a decoder, a DMA request generation block, a microprocessor, and an output terminal, characterized in that the mass input terminal (1) is coupled to the mass second input (104) of the timer control block (10) the output (101) of the timer control block (10) is coupled to the collective second input (24) of the horizontal timer (2), the collective second output (102) of the timer control block (10) is coupled to the collective second input (34) of the vertical timer (3) ), the first output (22) of the horizontal timer (2) is connected to the second input (72) of the block (7) OR, the second output (23) of the horizontal timer (2) is connected to the second input (82) of the monostable circuit block (8) and simultaneously to the fourth input (36) of the vertical timer (3); 3) is connected to the first input (71) of the OR gate block (7) and simultaneously to the input (161) of the DMA generation block (16), the second output (33) of the vertical timer (3) is connected to the first input (81) a monostable circuit block (8) and simultaneously with the second microprocessor (17) input (174), the output (162) of the DMA request generation block (16) is coupled to the fourth microprocessor (17) input (178), the block output (73) 7) the OR gate is connected to the second input (93) of the TV signal block (9), the output (83) of the monostable circuit block (8) is connected to the first input (92) of the TV signal block (9), the output (131) the oscillator (13) is connected to the input (141) of the frequency divider (14) and simultaneously to the third input (64) of the shift register (6), the first output (142) of the frequency divider (14) is coupled to the third input (177) of the microprocessor (17), the bulk second output (143) of the frequency divider (14) is coupled to the bulk first input (151) of the decoder ( 15), the third output (144) of the frequency divider (14) is connected to the second input (123) of the control signal generator block (12), the fourth output (145) of the frequency divider (14) is connected to the fourth input (26) of the horizontal timer 2), the first output (152) of the decoder (15) is connected to the second input (63) of the shift register (6), the second output (153) of the decoder (15) is connected to the third input (25) of the horizontal timer (2) with the third input (35) of the vertical timer (3), the output (62) of the shift register (6) is connected to the third input (94) of the TV signal generation block (9), the mass bi-directional first input (171) of the microprocessor (17) with the bulk bi-directional first input (41) of the ROM (4) and the bulk through the bi-directional first input (51) of the RAM (5) and with the mass first input (61) of the shift register (6), the mass first output (172) of the microprocessor (17) is coupled to the mass first input (111) of the address decoder block (11); simultaneously with the mass third input (43) of the ROM (4), the mass third input (53) of the RAM (5) and the mass bi-directional first input (31) of the vertical timer (3), the mass second output (173) of the microprocessor (17) is coupled to the bulk second input (112) of the address decoder block (11) and simultaneously to the bulk second input (42) of the ROM (4), the bulk second input (52) of the RAM (5) and the bulk bidirectional first input (21) the horizontal output (2), the third output (175) of the microprocessor (17) being coupled to the first input (103) of the timer control block (10) and simultaneously to the third input (113) of the address decoder block (11) with the third input (124) the control signal generator block (12) and with the second input (154) of the decoder (15), the bulk fourth output (176) of the microprocessor (17) is coupled to the bulk first (121) of the control signal generator block (12), the bulk output (122) of the control generator block (12) the signal is coupled to the mass fifth input (55) of the RAM (5), the first output (114) of the address decoder block (11) is connected to the fourth ROM input (44), the second output (115) of the block (11) ) the address decoder is connected to the fourth input (54) of the RAM (5) and the output (91) of the TV signal generation block (9) is connected to the output terminal (18).

1 drawing