CS256717B1

CS256717B1 - Integration of direct memory access controllers and serial input and output from various system components

Info

Publication number: CS256717B1
Application number: CS856852A
Authority: CS
Inventors: Vladimir Holttmar; Ladislav Schwartz
Original assignee: Vladimir Holttmar; Ladislav Schwartz
Priority date: 1985-09-26
Filing date: 1985-09-26
Publication date: 1988-04-15
Also published as: CS685285A1

Abstract

Zapojenie umožňuje spoluprácu radiča priameho přístupu do pamate z jednej systémové) stavebnice prvkov a jeho ekvivalentov so sériovým vstupno-výstupným radičom z inej systémovej stavebnice prvkov a jeho ekvivalentov. Týmto sposobom je možné využit sériový vstupno-výstupný řadič až na maximálnu rýchlosť přenosu bez účasti procesora. Zapojenie prispfisobuje a synchronizuje súčinnosť spomenutých radičov určených pre rožne systémové zbernice.The connection allows the direct memory access controller from one system (component kit and its equivalents) to cooperate with the serial input/output controller from another system (component kit and its equivalents). In this way, it is possible to use the serial input/output controller up to the maximum transfer rate without the participation of the processor. The connection facilitates and synchronizes the cooperation of the aforementioned controllers intended for different system buses.

Description

Vynález sa týká zapojenia spolupráce radiča priameho přístupu do památe z jednej systémovej stavebnice prvkov a jeho ekvivalentov so sériovým vstupno-výstupným radičom z inej systémovej stavebnice prvkov a jeho ekvivalentov.The invention relates to a direct memory access controller cooperation from one system component kit and its equivalents to a serial I / O controller from another system component kit and its equivalents.

Doteraz známe zapojenia s radičom priameho přístupu do památe z jednej systémovej stavebnice prvkov a jeho ekvivalentov a so sériovým vstupno-výstupným radičom z inej systémovej stavebnice prvkov a jeho ekvivalentov předpisovali a umožňovali ich spoluprácu len v rámci vlastnej systémovej stavebnice.Previously known connections with a direct memory access controller from one system component kit and its equivalents and with a serial I / O controller from another system component kit and its equivalents prescribed and allowed their cooperation only within their own system kit.

Vyššie uvedené nedostatky odstraňuje zapojenie podlá vynálezu, ktorého podstata je v tom, že obojsmerné vstupy dolnej adresnej slabiky bloku systémovej zbernice sú spojené s obojsmernými vstupmi bloku radlča priameho přístupu do památe a dalej so vstupmi bloku výběru priameho přístupu do památe a tiež so vstupmi bloku dekodera adresy a so vstupmi bloku návestia příkaz — dáta, pričom obojsmerné dátové vstupy bloku systémovej zbernice sú spojené s obojsmernými vstupmi bloku radiča priameho přístupu do pamate a dalej so vstupmi registra hornej adresnej slabiky a tiež so vstupmi bloku radiča sériového vstupu a výstupu, zatial' čo obojsmerné riadiace vstupy bloku systémovej zbernice sú spojené s obojsmernými vstupmi bloku radiča priameho přístupu do památe a tiež so vstumi bloku výběru radiča priameho přístupu do památe a dalej so vstupmi bloku synchronizácie doby přístupu a tiež so vstupmi. bloku radiča sériového vstupu a výstupu, pričom výstup potvrdenia priameho přístupu do památe bloku systémovej zbernice je spojený so vstupom bloku radiča priameho přístupu do památe a tiež so vstupom bloku generovania žiadósti a so vstupom bloku návestia příkaz — dáta, zatiaf čo výstup systémových hodin bloku systémovej zbernice je spojený so vstupom bloku radiča priameho přístupu do památe a tiež so vstupom bloku synchronizácie doby přístupu, pričom výstup žiadósti o priamy přístup bloku radiča priameho přístupu do památe je spojený so vstupom bloku systémovej zbernice a výstup nulovania bloku systémovej zbernice je spojený so vstupom bloku radiča sériového vstupu a výstupu, a tiež so vstupom bloku radiča priameho přístupu do památe, ktorého výstup povolenia je spojený so vstupom registra hornej adresnej slabiky a výstup strobovania bloku radiča priameho přístupu do památe je spojený so vstupom registra hornej adresnej slabiky, ktorého výstupy hornej adresnej slabiky sú spojené so vstupmi bloku systémovej zbernice, zatial' čo výstup potvrdenia žiadósti bloku radiča priameho přístupu do památe je spojený so vstupom bloku synchronizácie doby přístupu a tiež so vstupom bloku výběru radiča sériového vstupu a výstupu a so vstupom bloku generovania žiadósti, zatial' čo výstup připravenosti bloku synchronizácie doby přístupu je spojený so vstupom bloku radiča priameho přístupu do památe a výstup žiadósti bloku generovariia žiadósti je spojený so vstupom bloku radiča priameho přístupu do pamati, pričom výběrový výstup bloku dekódera adresy je spojený so vstupom bloku výběru radiča sériového vstupu a výstupu, ktorého povolovací výstup je spojený so vstupom bloku radiča sériového vstupu a výstupu, zatial' čo výstup bloku návestia příkaz — dáta je spojený so vstupom bloku radiča sériového vstupu a výstupu, ktorého výstup žiadosti je spojený so vstupom bloku generovania žiadósti, pričom sériový výstup dát bloku radiča sériového vstupu a výstupu je spojený so vstupom bloku prevodníka signálu a sériový výstup dát bloku prevodníka signálu je spojený so vstupom bloku radiča sériového vstupu a výstupu.The above drawbacks are overcome by the circuitry of the present invention, wherein the bidirectional inputs of the lower address syllable of the system bus block are associated with the bidirectional inputs of the DDR block and further with the DDR block inputs as well as the decoder block inputs. address and signal-to-block block inputs, wherein the bidirectional data inputs of the system bus block are associated with the bidirectional inputs of the DMA block and further with the entries of the upper address syllable register as well as the inputs of the serial input and output controller block; the bidirectional control inputs of the system bus block are coupled to the bidirectional inputs of the DMA block and also to the input of the DMA block and further to the access time synchronization block inputs as well as the inputs. the serial I / O controller block, wherein the DMA block acknowledgment output is associated with the DMA block input as well as the request generation block input and the command-data block input while the system clock output of the system block the bus is coupled to the DDR block input as well as the access time synchronization block input, wherein the DDR block access output is connected to the system bus block input, and the system bus reset output is coupled to the block input the serial I / O controller, as well as the DMA block input whose permission output is associated with the high address syllable register input, and the DMA block output strobe output is associated with the high address register input A common syllable whose upper address syllable outputs are associated with the system bus block inputs, while the DDR block acknowledgment output is associated with the access time synchronization block input and also the serial input / output controller selection block input and input the request generation block while the access time synchronization block readiness output is associated with the DMA block input and the request generation block request output is associated with the DMA block input, wherein the address output of the address decoder block is coupled to the input serial input / output controller selection block whose enable output is associated with the serial input / output controller block input while the signal-output block output is associated with the serial input / output controller block input whose output is The serial output of the serial input and output controller block data is connected to the input of the signal converter block and the serial output of the signal converter block data is connected to the input of the serial input and output controller block.

Zapojenie podlá tohoto vynálezu je oproti doteraz známým zapojeniam výhodné preto, že umožňuje spoluprácu radičov priameho přístupu do památe a sériového vstupu a výstupu z roznych systémových stavebnic prvkov a ich ekvivalentov, Priame spojenie takýchto prvkov nie je možné.The circuitry of the present invention is advantageous over the prior art circuitry because it enables the direct memory access controllers and the serial input and output of the various system component kits and their equivalents to cooperate. Direct connection of such elements is not possible.

Na priloženom výkrese obr. 1 je zobrazená celková bloková schéma zapojenia podlá tohoto vynálezu.In the accompanying drawing, FIG. 1 is an overall block diagram of the wiring according to the present invention.

Příklad konkrétnej realizácie vynálezu je riešenie pódia obr. 1, vyznačujúce sa tým, že obojsmerné vstupy Al dolnej adresnej slabiky bloku 1 systémovej zbernice sú spojené s obojsmernými vstupmi A2 bloku 2 radiča priameho přístupu do pamate a dalej so vstupmi A4 bloku 4 výběru priameho přístupu do památe a tiež so vstupmi All bloku 11 dekódera adesy a so vstupmi B7 bloku 7 návestia příkaz — dáta. Obojsmerné dátové vstupy Bl bloku 1 systémovej zbernice sú spojené s obojsmernými vstupmi B2 bloku 2 radiča priameho přístupu do památe a dalej so vstupmi A3 registra 3 hornej adresnej slabiky a tiež so vstupmi B8 bloku 8 radiča sériového vstupu a výstupu. 0bojsmerné riadiace vstupy Cl bloku 1 systémovej zbernice sú spojené s obojsmernými vstupmi C2 bloku 2 radiča priameho přístupu do památe a tiež so vstupmi B4 bloku 4 výběru radiča priameho přístupu do památe a ďalej so vstupmi BB bloku 6 synchronizácie doby přístupu a tiež so vstupmi C8 bloku 8 radiča sériového vstupu a výstupu. Výstup 1A poitvrdenia priameho přístupu do pamate bloku 1 systémovej zbernice je spojený so vstupom D2 bloku 2 radiča priameho přístupu do památe a tiež so vstupom A9 bloku 9 generovania žiadósti a so vstupom A7 bloku 7 návestia příkaz — dáta. Výstup 1C systémových hodin bloku 1 systémovej zbernice je spojený so vstupom F2 bloku 2 radiča priameho přístupu do pamate a tiež so vstupom C6 bloku 6 synchronizácie doby přístupu. Výstup 2A žiadósti o priamy prí5An example of a particular embodiment of the invention is the solution of the stage of FIG. 1, characterized in that the bidirectional inputs A1 of the lower address syllable of the system bus block 1 are coupled to the bidirectional inputs A2 of the memory access control block 2 and further to the inputs of the memory access selection block 4 and with inputs B7 of block 7 of the command-data label. The bi-directional data inputs B1 of the system bus block 1 are coupled to the bi-directional inputs B2 of the DMA block 2 and further to the inputs A3 of the upper address syllable register 3 as well as the inputs B8 of the serial input / output controller block 8. The bidirectional control inputs C1 of the system bus block 1 are coupled to the bidirectional inputs C2 of the DMA block 2 as well as the inputs of the D4 block 4 of the DMA controller and the BB inputs 6 of the access time synchronization block as well as the C8 block inputs. 8 of the serial input and output controller. The DDR block output 1A of the system bus 1 is coupled to the D2 input of the DDR block 2 as well as the input A9 of the request generation block 9 and the input A7 of the command-data block 7. The system clock output 1C of the system bus block 1 is coupled to the input F2 of the memory access controller block 2 as well as the input C6 of the access time synchronization block 6. Output 2A of Direct Request5

258717 stup bloku 2 radiča priameho přístupu do pamate je spojený so vstupom Dl bloku 1 systémovej zbernice. Výstup 1B nulovania bloku 1 systémovej zbernice je spojený so vstupom F8 bloku 8 radiča sériového vstupu a výstupu a tiež so vstupom E2 bloku 2 radiča priameho přístupu do pamate, ktorého výstup 2B povolenia je spojený so vstupom B3 registra 3 hornej adresnej slabiky. Výstup 2C strobovania bloku 2 radiča priameho přístupu do pamate je spojený so vstupom C3 registra 3 hornej adresnej slabiky, ktorého výstupy 3A hornej adresnej slabiky sú spojené so vstupmi F1 bloku 1 systémovej zbernice. Výstup 2D potvrdenia žiadosti bloku 2 radiča priameho přístupu do pamate je spojený so vstupom A6 bloku B synchronizácie doby přístupu a tiež so vstupom A5 bloku 5 výběru radiča sériového vstupu a výstupu a so vstupom B9 bloku 9 generovania žiadosti.258717 the memory access controller block 2 stage is coupled to the input D1 of the system bus block 1. The system bus reset output 1B is coupled to the input F8 of the serial input and output controller block 8, and also to the E2 input of the direct access controller block 2, the enable output 2B of which is connected to the B3 register 3 of the upper address syllable. The strobe output 2C of the direct memory access controller block 2 is connected to the input C3 of the upper address syllable register 3, whose upper address syllable outputs 3A are connected to the inputs F1 of the system bus block 1. The DDR request acknowledgment 2D block output 2 is associated with the input A6 of the access time synchronization block B as well as the input A5 of the serial input / output controller selection block 5 and the input 99 of the request generation block 9.

Výstup BA připravenosti bloku B synchronizácie doby přístupu je spojený so vstupom 12 bloku 2 radiča priameho přístupu do pamate. Výstup 9A žiadosti bloku 9 generovania žiadosti je spojený so vstupom G2 bloku 2 radiča priameho přístupu do pamati.The readiness output BA of the access time synchronization block B is connected to the input 12 of the memory access controller block 2. The request output 9A of the request generation block 9 is coupled to the input G2 of the memory access controller block 2.

Výběrový výstup 11A bloku 11 dekódera adresy je spojený so vstupom B5 bloku 5 výběru radiča sériového vstupu a výstupu, ktorého' povolovací výstup 5A je spojený so vstupom A8 bloku 8 radiča sériového vstupu .a výstupu. Výstup 7A bloku 7 návestia příkaz — dáta je spojený so vstupom D8 bloku 8 radiča sériového vstupu a výstupu, ktorého výstup 8A žiadosti je spojený so vstupům C9 bloku 9 generovania žiadosti. Sériový výstup 8B dát bloku 8 radiča sériového vstupu a výstupu· je spojený so vstupom AÍ0 bloku 10 prevodníka signálu. Sériový výstup 10A dát bloku 10 prevodníka signálu je spojený so vstupom E8 bloku 8 radiča sériového vstupu a výstupu. Výstup 4A bloku 4 výběru radiča priameho přístupu do památe je spojený so vstupom H2 bloku 2 radiča priameho přístupu do památe.The selective output 11A of the address decoder block 11 is coupled to the input B5 of the serial input and output controller selection block 5, whose enable output 5A is coupled to the input A8 of the serial input controller 8 output block. The output 7A of the command-data label block 7 is coupled to the input D8 of the serial input / output controller block 8, whose request output 8A is coupled to the inputs C9 of the request generation block 9. The serial data output 8B of the serial input and output controller block 8 is coupled to the input 10 of the signal converter block 10. The serial data output block 10A of the signal converter block 10 is coupled to the input E8 of the serial input and output controller block 8. The output 4A of the memory access controller selection block 4 is coupled to the input H2 of the memory access controller block 2.

Zapojenie, ktoré je predmetom tohto vynálezu, umožňuje spoluprácu prvkov z dvoch různých systémových stavebnic. Zapojenie funguje tak, že systémovou zbernicou je prostredníctvom výběru priameho přístupu do památe ovládaný řadič priameho přístupu do památe a prostredníctvom dekódera adresy spolu s výberom radiča sériového vstupu a výstupu. Systémovou zbernicou a radíčom priameho přístupu do památe je ovládaný register hornej adresnej slabiky. V režime priameho přístupu do památe je blokům generovania žiadosti vydaná žiadosť o priamy přístup a vzájomné spolupráca medzi radičom priameho přístupu do· památe a radičom sériového vstupu a výstupu je synchronizovaná obvodmi synchronizácie doby přístupu.The circuitry of the present invention allows the elements of two different system kits to cooperate. The wiring works such that the system bus is a direct memory access controller and a address decoder along with the selection of a serial input and output controller through the selection of direct memory access. The system address bus and the direct memory access controller are controlled by the register of the upper address syllable. In direct memory access mode, the request generation blocks are issued a direct access request and the interaction between the direct memory access controller and the serial I / O controller is synchronized by access time synchronization circuits.

Zapojenie podta tohto vynálezu umožňuje spoluprácu prvkov z dvoch různých systémových stavebnic. Toto zapojenie je použité v riadení terminálovej pokladně. Může byť tiež použité aj v iných mikroprocesorových radičoch zariadení.The arrangement according to the invention allows the cooperation of elements from two different system kits. This wiring is used in terminal cash register management. It can also be used in other microprocessor controllers.

Claims

25871 ^ 6, the direct access controller block 2 is coupled to the system bus block 1 input D1. The output 1B of the system bus block 1 is connected to the F8 block of the serial input controller 8 and to the output, as well as to the E2 block 2 of the direct access controller block 2B which is connected to the register 3 of the upper address syllable. The strobe output 2C of the direct access controller block 2 is coupled to the input G3 register of the upper address syllable 3 whose outputs 3A of the upper address syllable are coupled to the inputs F1 of the system bus 1 block. The 2D acknowledgment output of the direct access controller 2 request block 2 associated with the access time block A6 of the access time synchronization block B as well as the serial input and output controller input selection block A5 input 5 and the request generation block 9 of the request generation. The readiness block B output BA of the access time synchronization is coupled to the direct access dopamate block 2 input. The request 9 output of the request generation block 9 is coupled to the G2 block of the direct access controller block 2 input. The selective output 11A of the decoder and address block 11 is coupled to the input B5 of the serial input and output controller selection block 5, whose 'output 5A' is connected to the A8 block of the serial input controller 8 and output. The output 7A of the label command-data block 7 is coupled to the input 8 of the serial input and output controller 8, the request output 8A of which is connected to the C9 block of the request generation block 9. The serial output 8B of the serial input / output controller 8 is coupled to the input -pom of the AIO block 10 of the signal converter. The serial output 10A of the signal converter block 10 is coupled to the input 8 of the serial input and output driver 8 of the converter. The direct access controller selection block 4A of the direct access controller is coupled to the direct access memory H2 block 2 of the direct access controller. The connection, which is the subject of this invention, enables the cooperation of elements from two different system kits. The engagement works by directly controlling the direct memory access controller through the system bus selection, and by using the address decoder, along with the selection of the serial input and output controller. The system bus and the direct memory access control register the upper address syllable register. In the direct memory access mode, the request generation block is issued a request for direct access and interoperability between the direct access controller and the serial input and output controller synchronized with the access sync circuits. The connection according to the present invention allows the cooperation of elements from two different system kits. This connection is used in terminal terminal management. They may also be used in other microprocessor controllers. OBJECT The connection of direct access controllers to the serial input and output from various system building elements, characterized in that the bidirectional inputs (AI) of the lower address syllable of the system bus block (1) are coupled to two-way inputs (A2) of the direct access block (2) into memory and further downstream (A4) the direct access selection block (4) and also with the inputs (All) of the address decoder block (11) and the inputs (B7) of the command label (data) (7), bidirectional data inputs (B1) of the system bus block (1) are connected to two-way inputs (B2) of the memory direct access block (2) and further to the headers (A3) of the upper addressable address register (3) as well as the block inputs (B8) (8) a serial input / output controller, while the bi-directional control inputs (C1) of the system bus block (1) are coupled to bidirectional inputs (C2) of the direct access memory block (2) as well as the input (B4) the direct access controller selection block (4) and further with the access time synchronization block (B6) inputs (B6) as well as the input (C8) inputs (8) of the input / output controller, wherein the direct access acknowledgment (1A) to the system bus block (1) is connected to the input (D2) of the direct access controller block (2) and also to the input (A9) of the request generation block (9) and the block (A7) ( 7) the command data statement while the system bus block output (1C) of the system bus block (1) is connected to the direct access controller block (2) input (F2) and also to the input (C6) the access time synchronization block (6), the direct access request output (2A) of the direct access controller block (2) being connected to the system bus block (1) input (D1) and the resetting block (1B) ( 1) a system bus connected to the input (F8) of the radio serial input and output block (8); with the input (E2) of the direct access controller block (2) whose memory output (2B) is connected to the input (B3) of the upper address syllable register (3) and the block strobe output (2C) (2) ) of the direct access controller is coupled to the input (C3) of the upper address syllable register (3) which outputs (3Aj the upper address address) associated with the system bus block (1) inputs (F1) while the request acknowledgment output (2D) of the direct access controller block (2) is coupled to the access time synchronization input (A6) (6) and the serial input selection block (5) of the serial input selector block (5) and output aa-input (B9j request generation block (9), while the access-time synchronization output (6A) of the access time synchronization block (6) is coupled to an input (16j of the direct access controller; the request (9A) of the request block (9j of the request generation is connected to the input (G2) of the controller block (2) memory access, wherein the selection output (HAJ of the address decoder is coupled to the input (B5J of the serial input and output controller selection block (o) that the enable output (5A) is coupled to the block (8) of the block (8) ) of the serial input and output controller, while the output (7A) of the label block (7) command - data is connected by an input (D8) of the serial input / output controller block (8) whose output (8A request is connected to the input (C9j) the request generation block (9), wherein the serial output (8Bj of the serial input / output controller block (8) is coupled to the input (AlOj block (10) of the signal converter and the serial output (10AJ of the data block (10j of the signal converter) is coupled to an input (E8 of the serial input controller output) and output, wherein the output (4Aj of the direct access controller selection block (4) is coupled to the input (H2j of the direct access controller block (2)). 1-st drawings