CS272459B1 - Zapojenie integrovaného obvodu testerového řezu - Google Patents

Zapojenie integrovaného obvodu testerového řezu Download PDF

Info

Publication number
CS272459B1
CS272459B1 CS87814A CS81487A CS272459B1 CS 272459 B1 CS272459 B1 CS 272459B1 CS 87814 A CS87814 A CS 87814A CS 81487 A CS81487 A CS 81487A CS 272459 B1 CS272459 B1 CS 272459B1
Authority
CS
Czechoslovakia
Prior art keywords
block
input
data
control
register
Prior art date
Application number
CS87814A
Other languages
Czech (cs)
English (en)
Other versions
CS81487A1 (en
Inventor
Jaroslav Stepanek
Ladislav Prom Fyz Heglas
Original Assignee
Jaroslav Stepanek
Ladislav Prom Fyz Heglas
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jaroslav Stepanek, Ladislav Prom Fyz Heglas filed Critical Jaroslav Stepanek
Priority to CS87814A priority Critical patent/CS272459B1/sk
Publication of CS81487A1 publication Critical patent/CS81487A1/cs
Publication of CS272459B1 publication Critical patent/CS272459B1/sk

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

Riešenie sa týká testovacích zariadení číslicových a analógovo-číslicových obvodov, rieši problém konštrukcie týchto zariadení pomocou Specializovaného integrovaného obvodu obsahujúceho funkčný rez testovacieho zariadenia. Integrovaný obvod obsahuje blok (20) riadiacich registrov, ktorý určuje režim činnosti ostatných blokov obvodu, blok (10) výběru vstupných dát ktorý dodává dáta pře blok (20) riadiacich registrov, blok (50) riadenia budičov a blok (80) postupového registra dát. Blok (30) registra vstupných dát zachytává dáta privádzané na dátový vstup obvodu, Blok (40) výběru časovačích signálov připojuje programovaný časovači vstup obvodu na časovacie vstupy Heku, (03) riadenia budičov a bloku (70) zachytenia odozvy. Blok (50) riadenia spínačov riadi časovo nezávislé spínače PIN-elektroniky. Blok (60) riadenia budičov formátuje vstupné stimuly pre testovaný prvok. Blok (70) zachytenia odozvy časovo zachytává výstupní) odozvu testovaného prvku. Blok (80) postupového registra dát uskladňuje vztažné dáta pre blok (90) vyhodnotenia chyby. Blok (90) vyhodnotenia chyby na základe zachytenej odezvy a vztažných dát vysiela chybový signál na chybovú zbernlcu testera.

Description

Vynález sa týká zariadení pre testovanie číslicových a analógovo-čislicových obvodov, zaoberá sa riešením specializovaného obvodu s funkciou testerového řezu.
V súčasných testerech číslicových a analógovo-číslicovýoh obvodov sa používají! integrované obvody univerzálnej súčiastkovej základné, čo vedis k velkému objemu jednotlivých vnútorných zariadení testerov, Charakteristickým znakom testovacích zariadení je velké množstvo paralelné spracovávaných signálov a funkčná identičnosť jednotlivých kanálov.
Uvedený nedostatek velkého objemu vnútorných zariadení testerov rieši realizácia integrovaného obvodu s funkciou testerového řezu, obsahujúceho obvody zaisťujúce všetky operácie, ktoré sa pře každý kanál testovacieho zariadenia spracovávajú samostatné a nevyžadujú přenosy z vedlajších kanálov. Integrovaný obvod testerového řezu sa připojuje priano na spoločnú zbernicu testera, pričom jeho výstupy riadia priamo jednotlivé prvky PIN-elektroniky. Vonkajšími vývodmi integrovaného obvodu testerového řezu, ktorými sa připojuje na spoločnú zbernicu testera sú adresové a zápisové vstupy riadiacich registrov, časovacie vstupy obvodu výběru časových generátorov, riadiace a prvé dátové vstupy obvodu výběru vstupných dát a synchronizačný vstup registra vstupných dát a postupového registra dát. Výstupy bloku riadiacich registrov sú připojené na riadiace vstupy bloku riadenia spínačov, bloku vyhodnotenia chyby, bloku zachytenia odozvy, bloku riadenia budičov, bloku výběru časovačích generátorov, bloku výběru vstupných dát, Časovacie výstupy bloku vyberu časovačích generátorov sú připojené na časovacie vstupy bloku riadenia budičov a bloku zachytenia odozvy. Dátové výstupy bloku zachytenia odozvy sú připojené na dátové vstupy bloku vyhodnotenia chyby. Dátové výstupy bloku výběru vstupných dát sú připojené na dátové vstupy bloku riadiacich registrov, bloku riadenia budičov, bloku postupového registra dát a bloku registra vstupných dát. Dátový výstup bloku vstupného registra dát je připojený na druhý dátový vstup bloku výběru vstupných dát. Dátový výstup bloku postupového registra dát je připojený na referenčný vstup bloku vyhodnotenia chyby. Riadiace výstupy bloku riadenia spínačov a bloku riadenia budičov tvoria vonkajSie vývody obvodu testerového řezu. Dalším vonkajším vývodom obvodu testerového řezu je chybový výstup bloku vyhodnotenia chyby.
Přínos integrovaného obvodu testerového řezu je v značnom zredukovaní počtu elektronických súčiastok na konštrukciu testera, čím sa snížia výrobně náklady na výrobu finálneho zariadenia. Vyzařovaný výkon na jeden kanál sa zníži natolko, že je možné všetku riadiacu elektroniku pře jeden kanál umiestnií do minimálnej vzdialenosti od metaného vývodu, čo bez použitia uvedeného integrovaného obvodu testerového řezu nie je možné, pretože vyžarovaný výkon by bol tak velký, že teplota v danom priestore by překročila přípustné tnedzu a rozměry testovacej hlavy by bolí tak velké, že by znemožňovali jednoduché manipuláciu s ňou. To je potřebné pre pripojenie k zariadeniam ako je krokovací automat, teplotně komora a podobné. Umiestnenie riadiacej elektroniky do blízkosti metaného vývodu značné zmenšuje problémy s rozvodem přesných dynamických časovačích signálov, s deformáciou testovacej vzorky a s dynamickým snímáním odozvy z testovaného obvodu. Integrovaný obvod testerového řezu umožňuje realizáciu modulu jedného kanálu testeru. To potom umožňuje realizáciu testera s lubovolným počtom testovacích kanálov, modulárně přestaví telným.
Zapojenie obvodu testerového řezu je na obrázku. Vonkajšie vstupy integrovaného obvodu sú adresové vstupy 201 a zápisové vstupy 202 bloku 20 riadiacich registrov, časovacie vstupy 402 bloku 40 výběru časovačích signálov, riadiace vstupy 102 a dátové vstupy 103 bloku 10 výběru vstupných dát, synchronizačný vstup 302, 802 bloku 30 registra vstupných dát a bloku 80 postupového registra dát a dátové vstupy 702 bloku 70 zachytenia odozvy. Vonkajšími výstupmi integrovaného obvodu sú riadiace výstupy 511 bloku 50 riadenia spínačov, riadiace výstupy 611 bloku riadenia spínačov a chybový výstup 911 bloku 90 vyhodnotenia chyby. Dátové výstupy 211, 212, 213., 214, 215, 216 bloku 20 riadiacich registrov sú spojené postupné s riadiacimi vstupmi 501 bloku 50 riadenia spínačov, riadiacími vstupní 901 bloku 90 vyhodnotenia chyby, riadiacími vstupmi 701 bloku 70 zachytenia odozvy,
CS 272459 Bl riadiaeíá vstupmi 601 bloku 60 riadenia budičov, riadit«cími vstupmi 401 bloku 40, výběru časovačích signálov a riadiacími vstupmi 101 bloku 10 výběru vstupných dát. Dátový výstup 111 bloku 10 výběru vstupných dát je spojený s dátovým vstupom 203 bloku 20 riadiacich registrov. Dátový výstup 112 bloku 10 výběru vstupných dát je spojený s dátovým vstupom 603 bloku 60 riadenia budičov a dátovým vstupom 801 bloku postupového registra dát. Dátový výstup 113 bloku 10 výběru vstupných dát je spojený s dátovým vstupom 301 bloku 30 registra vstupných dát. Dátový výstup 311 bloku 30 registra vstupných dát je spojený s dátovým vstupom 104 bloku 10 výběru vstupných dát. Časovacie výstupy 411, 412 bloku 40 výběru časovačích signálov sú postupné spojené s časovacím vstupom 602 bloku 60 riadacich budičov a časovacím vstupom 703 bloku 70 zsciytenia odozvy. Dátový výstup 711 bloku 70 zach-ytenia odozvy je spojený s dátovým vstupom 902 bloku 90 vyhodnotenia chyby. Dátový výstup 811 bloku 80 postupového registra dát je spojený s komparačným vstupom 903 bloku 90 vyhodnotenia chyby.
Blok 10 výběru vstupných dát riadi výběr a přenos dát do obvodu, Blok 20 riadiacich registrov obsahuje registre na riadenie vstupno-výstupnej funkcie obvodu, maskovanie chyby meraného obvodu, riadenie formátu vstupných stimulov metaného obvodu a na riadenie režimu snímania odozvy metaného obvodu. Blok 30 registra vstupných dát umožňuje zapamatanie vstupného signálu v obvode po dobu přípravy nasledujúceho kroku testu v testeři. Blok 40 výběru časovačích signálov umožňuje výběr jedneho zvoleného časovacieho signálu a časovačích signálov testera privádzaných na vstup obvodu. Blok 50 riadenia spínačov slúži na pripájanie a odpájanie komparátorov, záíaže výstupu metaného obvodu, metacej jednotky pre meranie jednosměrných parametrov, na prepínanie viacerých možných hodnfit vstupných úrovní logickej nuly a logickej jednotky a na prepínanie viac druhov záíaže výstupu metaného obvodu. V bloku 60 riadsnia budičov sa formátujú vstupné stimuly pre testovaný obvod. V bloku 70 zachytenia odozvy sa zachytává odozva metaného obvodu a to v časovom okamihu pře meranie dynamických parametrov obvodu alebo v časovom okně pre odladenie parazitných pulzov na výstupe obvodu. Blok 80 postupového registra dát uchovává dáta určené pre porovnanie s dátami získanými z testovaného prvku. Blok 90 vyhodnotenia chyby porovnává dáta získané z testovaného prvku a zaohytené v bloku 70 zachytenia odozvy s dátami uloženými v bloku 80 postupového registra dát a výsledok komparácie vysiela na vonkajšiu chybovú zbernicu.

Claims (1)

  1. Zapojenie integrovaného obvodu testerového řezu, vyznačujúce sa tým, že prvý až šiesty dátový výstup (211, 212, 213, 214, 215, 216) bloku (20) riadiacich registrov je spojený, postupné s riadiacím vstupom (501) bloku (50) riadenia spínačov, rladiacim vstupom (901) bloku (90) vyhodnotenia chyby, riadiacím vstupom (701) bloku (70) zachytenia odozvy, riadicím vstupom (601) bloku (60) riadenia budičov, riadiacím vstupom (401) bloku (40) výběru časovačích signálov a prvým riadiacím vstupom (101) bloku (10) výběru vstupných dát, · prvý dátový výstup (111) bloku (10) výběru vstupných dát je spojený s dátovým vstupom (203) bloku (20) riadiacich registrov, druhý dátový výstup (112) bloku (10) výběru vstupných dát je spojený s dátovým vstupom (603) bloku (60) riadenia budičov a dátovým vstupom (801) bloku (80) postupového registra dát, třetí dátový výstup (113) bloku (10) výběru vstupných dát je spojený s dátovým vstupom (301) bloku (30) registra vstupných dát, dátový výstup (311) bloku (30) registra vstupných dát je spojený s prvým dátovým vstupom (104) bloku (10) výběru vstupných dát, časovacie výstupy (411, 412) bloku (40) výběru časovačích signálov sú spojené postupné s časovacím vstupom (602) bloku (60) riadenia budičov a časovacím vstupom (703) bloku (70) zachytenia odozvy, dátový výstup (711) bloku (70) zachytenia odozvy Óe spojený s dátovým vstupom (902) bloku (90) vyhodnotenia chyby a dátový výstup (811) bloku (80) postupového registra dát je spojený s komparačným vstupom (903) bloku (90) vyhodnotenia chyby, pričom vonkajší adresový vstup (1100) je spojený s adresovým vstupom: (201)
    CS 272459 Bl bloku (20) riadiacích registrov, vonkajší zápisový vstup .(1200) je spojený so zápisovým vstupom (202) bloku (20) riadiacích registrov. Vonkajší časovači vstup (1300) js spojený s časovacím vstupom C402) bloku (40) výběru časovačích signálov, vonkajší riadiací vstup (1400) obvodu určujtíci dátoyý výběr je spojený s druhým riadiacím vstupom (102) bloku (10) výběru vstupných dát, vonkajší dátový vstup (1500) je spojený s dátovým vstupom (103) bloku (10) výběru vstupných dát, synchronizačný vstup (1600) je spojený so synchronizačným vstupom (302) bloku (30) registra vstupných dát a synchronizačným vstupom (002) bloku (80) postupového registra dát, vonkajšie dátové vstupy (3100) signálu komparátorov odezvy testovaného prvku sú spojené s dátovými vstupmi (702) bloku (70) zachytenia odozvy. Riadiace výstupy (511) bloku (50) riadenia spínačov tvoria prvé vonkajšie výstupy (2100), riadiace výstupy (611) bloku (60) riadenia budičov tvoria druhé vonkajšie výstupy (2200) a chybový výstup (911) bloku (90) vyhodnotenia chyby tvoří třetí vonkajší chybový výstup (4100).
CS87814A 1987-02-09 1987-02-09 Zapojenie integrovaného obvodu testerového řezu CS272459B1 (sk)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS87814A CS272459B1 (sk) 1987-02-09 1987-02-09 Zapojenie integrovaného obvodu testerového řezu

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS87814A CS272459B1 (sk) 1987-02-09 1987-02-09 Zapojenie integrovaného obvodu testerového řezu

Publications (2)

Publication Number Publication Date
CS81487A1 CS81487A1 (en) 1990-05-14
CS272459B1 true CS272459B1 (sk) 1991-01-15

Family

ID=5340997

Family Applications (1)

Application Number Title Priority Date Filing Date
CS87814A CS272459B1 (sk) 1987-02-09 1987-02-09 Zapojenie integrovaného obvodu testerového řezu

Country Status (1)

Country Link
CS (1) CS272459B1 (sk)

Also Published As

Publication number Publication date
CS81487A1 (en) 1990-05-14

Similar Documents

Publication Publication Date Title
US4878209A (en) Macro performance test
US7036062B2 (en) Single board DFT integrated circuit tester
US20080111578A1 (en) Device for Measurement and Analysis of Electrical Signals of an Integrated Circuit Component
US5968191A (en) Method and apparatus for testing integrated circuits in a mixed-signal environment
US4504783A (en) Test fixture for providing electrical access to each I/O pin of a VLSI chip having a large number of I/O pins
EP0470803B1 (en) Event qualified test architecture
US5576980A (en) Serializer circuit for loading and shifting out digitized analog signals
US4771428A (en) Circuit testing system
US5448166A (en) Powered testing of mixed conventional/boundary-scan logic
US5513186A (en) Method and apparatus for interconnect testing without speed degradation
US4485472A (en) Testable interface circuit
US5673273A (en) Clock controller for embedded test
CS272459B1 (sk) Zapojenie integrovaného obvodu testerového řezu
US6865703B2 (en) Scan test system for semiconductor device
EP0078219A2 (en) Automatic de-skewing of pin electronics interface circuits in electronic test equipment
JPH11101850A (ja) Ic試験装置
US20070101219A1 (en) Semiconductor testing apparatus and method of calibrating the same
KR900008788B1 (ko) 테이터 회로를 구비한 반도체 집적회로장치
SU809185A1 (ru) Устройство дл функциональногоКОНТРОл МиКРОэлЕКТРОННыХ узлОВ
JPS645461B2 (sk)
JPH0949866A (ja) 集積回路
JP4129723B2 (ja) 集積回路試験装置及びアナログ波形測定方法
US20030062917A1 (en) Semiconductor inspection device
KR19990035741U (ko) 내부 메모리를 이용한 피측정디바이스 테스트 장치
SU1413557A1 (ru) Устройство дл проверки качества металлизации отверстий печатных плат