CS276974B6

CS276974B6 - Apparatus for signal evaluation

Info

Publication number: CS276974B6
Application number: CS8410200A
Authority: CS
Inventors: Daniel Sallaerts; Michel Camille Auguste Rahier
Original assignee: Alcatel Nv
Priority date: 1983-12-22
Filing date: 1984-12-21
Publication date: 1992-11-18
Also published as: PH24572A; CA1225157A; KR850004676A; ES8700519A1; CS1020084A3; AU3625684A; AR240726A1; BR8406582A; ZA8410023B; US4860230A; DD230126A5; YU216384A; MA20311A1; ES538825A0; TR23957A; JPS60169297A; AU572593B2; YU45225B; PT79730A

Description

(57) Anotace :

Zařízení pro vyhodnocování signálu se skládá z procesoru (PC), který obsahuje první multiplexor (MUXX1), jehož vstupy (INO, IN7) tvoří vstupy signálu, dále druhý multiplexor (MUX2), jehož vstupy (3) jsou spojeny s výstupy (7) třetích paměťových obvodů (TFFO, TFF7), dále člen (EOG) nonekvivalence, jehož vstupy jsou spojeny s výstupy (4) prvního multiplelexoru (MUXI) a druhého multiplexoru (MUX2), dále sčítací obvod (HA) s prvním sčítacím vstupem (Al), druhým sčítacím vstupem (A2), součtovým výstupem (5) a přenosovým výstupem (CB), že výstupy prvního paměťového obvodu (ROM) a druhého paměťového obvodu (RAM) k prvnímu sčítacímu vstupu hradlový obvod (S70, S76, a druhý hradlový obvod (S30, S36), vstupy uvedeného prvního a druhého hradlového obvodu jsou připojeny na výstup členu (EOG) nonekvivalence, součtový výstup (S) je spojen se vstupem druhé paměti (RAM), přenosový výstup (CB) a výstup členu (EOG) nonekvivalence jsou spojeny s druhým sčítacím vstupem (A2) přes třetí hradlový obvod (OR, NAND1) a s třetími paměťovými obvody (TFFO, TFF7), přičemž první, druhý a třetí hradlový obvod (S70, S76, S30; S36, 0R1, NAND1) rovněž tvoří část procesoru (PC).

jsou připojeny (Al) přes první

Z			_!
i—t co·—		CO 0
o·-
2
w		r
CO		—
		a:
	—	n
CQ	(J
Γ*·	LJ
Z	L)
1—1 co·—		CO o

z
H-l		<!
CO		a3	ce
03		73	o
O
£Q
(/>*_		22
O·—		CO
CD
CO	CM
—*	CJ
—	iJ
	O	CĎ
£0		L.

03
		<_
ú’			Γ
ΙΛ		-J

F	□ zl o		CM 07 gl-	ώ Llí. ° Ή·

r \| Q~[CV co Γ To ,	X ZICQ ' O > z z,	T -ni-w ’Ί čň í~	z

j

CS 276974 Β6

Vynález se týká soustavy pro vyhodnocování signálu za účelem reprodukce stavu vstupního signálu jako stav výstupního signálu pouze v tom případě, když uvedený signál ve svém stavu po dobu nejméně předem určeného časového intervalu, kteréžto zařízení obsahuje obvod pro periodické snímání stavu vstupního signálu, dále první paměťový obvod pro uložení výchozích hodnot, z nichž každá určuje uvedený časový interval, dále druhý paměťový obvod pro uložení hodnoty, z nichž každá označuje čas, již čítaný od detekce rozdílu mezi stavy vstupního a výstupního signálu, dále třetí paměťové obvody pro uložení stavů výstupního signálu a procesor spojený s prvním a druhým paměťovým obvodem a třetími paměťovými obvody pro zavedení každé výchozí hodnoty z prvního paměťového obvodu do druhého paměťového obvodu, není-li detekován žádný rozdíl a pro pozměnění hodnoty v druhém paměťovém obvodu pokaždé, když se detekuje takový rozdíl, a dokud se nedosáhne hodnoty označující, že uvedený časový interval byl čítán, nezmění se stav výstupního signálu ve třetím pamětovém obvodu.

Takové zařízení je již známo z belgického patentového spisu č. 880 921 (D.De Baets 1). U tohoto známého zařízení ukládá první paměťový obvod pro každý stav vstupního signálu výchozí hodnotu pro sestupné čítání, jakož i řadu dále následujících hodnot, z nichž každá je zmenšena o jedničku. Tato výchozí hodnota i další hodnoty se postupně zavádějí do druhého zaznamenávacího obvodu, když se detekuje rozdíl mezi stavem vstupního signálu a mezi stavem výstupního signálu, a to do té doby, až hodnóta uložená v druhém záznamním obvodu vyznačí, že byl čítán žádaný časový interval, tj. až se dosáhne konce sestupného čítání. Z toho důvodu je první paměťový obvod poměrně velký a po každé, kdy hodnota uložená v druhém paměťovém obvodu musí být pozměněna, je třeba zjednat přístup k prvnímu paměťovému obvodu za účelem obdržení další hodnoty. Kromě toho musí být pro takový postup znám skutečný stav vstupního signálu, jelikož další hodnota je funkcí tohoto stavu.

Účelem vynálezu je vytvořit zařízení pro vyhodnocování signálu shora uvedeného typu tak, aby již neměla uvedené nevýhody.

Podle vynálezu se tohoto účelu dosáhne tím, že procesor obsahuje první multiplexor, jehož vstupy tvoří vstupy signálu, dále druhý multiplexor, jehož vstupy jsou spojeny s výstupy třetích paměťových obvodů, dále člen nonekvivalence, jehož vstupy jsou spojeny s výstupy prvního multiplexoru a druhého multiplexoru, dále sčítací obvod s prvním sčítacím vstupem, druhým sčítacím vstupem, součtovým výstupem a přenosovým výstupem, že výstupy prvního pamětového obvodu a druhého paměťového obvodu jsou připojeny k prvnímu sčítacímu vstupu přes první hradlový obvod, a druhý hradlový obvod, vstupy uvedeného prvního a druhého hradlového obvodu jsou připojeny na výstup členu nonekvivalence, součtový výstup je spojen se vstupem druhé paměti, přenosový výstup a výstup členu monekvivalence jsou spojeny s druhým sčítacím vstupem přes třetí hradlový obvod a s třetími paměťovými obvody, přičemž první, druhý a třetí hradlový obvod rovněž tvoří část procesoru. První paměťové ústrojí pouze ukládá v paměti jedinou výchozí hodnotu pro všechny stavy vstupního signálu a že zpracovávací ústrojí provádí uvedenou změnu v druhém paměťovém ústrojí nezávisle na prvním paměťovém ústrojí.

Z toho důvodu je první paměťové ústrojí poměrně malé a nemusí být k němu zjednáván přístup pokaždé, když má být pozměněna hodnota uložená v tomto paměťovém ústrojí.

Dalším znakem soustavy podle vynálezu je, že zahrnuje sčítací obvod, jehož součtový výstup je spřažen se vstupem druhého paměťového ústrojí, a dále hradlo nonekvivalence, které srovnává stavy uvedeného vstupního a výstupního signálu a které, když výsledek tohoto srovnání vyznačí rozdíl, spřáhne výstup druhého pamětového ústrojí se sčítacím obvodem, který potom přidá jedničku v hodnotě uložené v druhém paměťovém ústrojí.

Pozměnění hodnoty uložené ve druhém paměťovém ústrojí se tedy provádí jednoduchým sčítacím úkonem a nezávisle na skutečném stavu vstupního signálu. Jelikož rychlost takového sčítacího úkonu je poměrně malá, může být soustava podle vynálezu integrována na poměrně malé ploše. Když se například použije technologie MOS, kde se přenos dat provádí nabíjením a vybíjením parazitních kapacitancí, umožňuje poměrně nízká rychlost použití transistorů, které pracují s poměrně malými proudy, aby se provedly uvedené nabíjecí a vybíjecí děje, které mohou být proto integrovány na poměrně malém povrchu.

Vynález bude nejlépe vysvětlen v následujícím popisu jednoho jeho provedení ve spojitosti s výkresy, ve kterých jsou znázorněny čtyři hlavní části zařízení, totiž procesor PC a první až čtvrtá paměť.

Obr.l znázorňuje třetí paměťový obvod MEM a část procesoru PC, obr. 2 první, druhý a čtrtý paměťový obvod a v dolní části další díl PC, obr. 3 a 4 a 5 podrobněji proces PC a členy TFFO, MSFF a HA podle obr. 1, obr. 6 a 7 paměťovou buňku RAMCOO druhého paměťového obvodu RAM a paměťové buňky ROMCOO prvního paměťového obvodu ROM, obr.8 horní řadu paměti ROM podle obr. 2 a přiřazený modifikační obvod HTC, jež rovněž tvoří část zařízení podle vynálezu, obr.9 impulsové vlnotvary vznikající na různých bodech zařízení podle obr. 1 a 2a obr. 10 a 11 jsou časovači diagramy použité pro vysvětlení činnosti zařízení podle obr. 1 až 9.

Zařízení pro vyhodnocování signálu nebo vyrovnávací soustava podle vynálezu tvoří část telefonní soustavy a je jí v této soustavě použito pro vyrovnání osmi telefonních signálů. Příkladem jsou přihlašovací a závěrečné signály pro přerušení vyzvánění. Těchto osm telefonních signálů INO se vede na stejnojmenné vstupy INO až IN7 a vyrovnané výstupní signály se vyskytují na výstupech OUTO až OUT7.

Toto vyrovnávací zařízení zahrnuje následující obvody, které jsou propojeny tak, jak je znázorněno:

- časovači obvod PS (obr.l), který dává neznázorněný hodinový signál CL a zapisovací a čtecí signály R a W (obr. 9), které všechny mají periodu rovnou , přičemž signály R a W jsou ve fázi posunuty o 10°, ⁶⁴

- dobře známý dvojkový časovači obvod CR (obr.l), který má doplňkové dvojkové výstupy a, aB až f, fB, přičemž a, aB a f, fB, jsou nejvyšší popřípadě nejnižší řády slova. Tento časovači obvod CR je napájen hodinovým signálem CL a vytváří na jeho výstupech a, b, c, aB, bB, cB ad, ^e< f/ dB, eB, fB odlišný

3-bitový výstupní signál každých _t popřípadě ,

-dobře známý dvojkově desítkový časovači obvod DEC 1 (obr. 1), který dekóduje každý 3-bitový vstupní signál a, b, c, aB, cB, na jeden z osmi tzv. selekčních vstupních signálů SINO/7 (SINO(7B), znázorněných na obr. 9, z nichž každý definuje vstupní časový interval 2“® _f

- velmi dobře známý dvojkově desítkový časovači obvod DEC2 (obr.

1), který dekóduje každý 3-bitový vstupní signál d, e, f, (dB, cB, fB) na jeden z osmi tak zvaných selekčních bitových signálů nebo bitových časových period SBO/7 (SBO/7B), znázorněných na obr.9, z nichž každý definuje bitovou periodu ,

- první multiplexor MUX1 (obr. 1), obsahující spínače S10 až S17,

- druhý multiplexor MUX2 (obr. 1) obsahující spínače S20 až S27,

- paměť MEM (obr.l) obsahující paměťové obvody TFFO až TFF7, z nichž každý obsahuje spínače S86 až S89 a invertory 16 až 18 (obr.3),

- dvoustavový obvod MSFF (obr.l) obsahující spínače S90 až S93 a invertory 19 až 112 (obr.4),

- sčítací obvod HA (obr.l) obsahující hradlové obvody NAND, totiž NAND2 a NAND3 a hradlový obvod OR, totiž 0R2 (obr.5),

- druhý paměťový obvod RAM (obr.2,) s paměťovými buňkami RAMCOO až RAMC77, z nichž každý obsahuje spínače S94 až S97 a invertory 113 a 114 (obr.6),

- modifikační obvod HTC (obr.8) prvního paměťového obvodu ROM, obsahující hradla NOR, totiž N0R4 a N0R5, hradlo AND, totiž AND, hradlo NON-ekvivalence NAND4 a invertory 115 a 116,

- hradlo nonekvivalence NAND1 (obr.l),

- hradlo OR, totiž 0R1 (obr.l),

- hradlo NOR, totiž N0R1, NOR2 (obr.l) a N0R3 (obr.2),

- členy EOG nonekvivalence (obr.l),

- inventory II až 14 (obr.l), a 15 (obr.2),

- spínače S30 až S36, S40 až S47, S50 až S57, S60 až S67, S70 až

S76 (obr.2) a S80 až S85 (obr.l).

Každý se shora uvedených spínačů je typu S znázorněného na obr. 7 a obsahuje kanál typu N transistoru NT řízeného polem s emitorem s nebo 3, kolektorovou elektrodou d nebo 4 a řídicí elektrodu qn nebo 2 a kanál typu P transistoru PT s efektem pole se stejnými emitorovými a kolektorovými elektrodami a s řídicí elektrodou qp nebo 1. Aby se vyznačilo, že transistory NT a PT se stanou vodivými, když se na jejich řídicí elektrody připojí nula, popřípadě jednička, je transistor PT řízený polem znázorněn s investorem na jeho řídicí elektrodě gp. Spínač S je v příslušném oboru dobře znám a je takový, že vstupní napětí na emitorové elektrodě 2 se objeví na kolektorové elektrodě 4 a obráceně, když doplňkové signály, jako SINÍ a SINIB, připojené k řídícím elektrodám gn a gp jsou 1 a 0, jelikož jak transistor NT tak i transistor PT se stanou vodivými.

Je třeba poznamenat, že když spínač je spojen, objeví se stav jeho vstupu na jeho výstupu a proto nabije nebo vybije kapacitanci připojenou na jeho výstup v závislosti na tom, je-li vstup 1 nebo 0. Tento náboj dočasně zůstává pro časové období přibližně 2 ms, i když je spínač rozpojen.

První multiplexor MUX1 obsahuje spínače S10/17 k elektrodám 1, 2 a 3, jejichž selekční vstupní signály SINO/7B. SINO/7 a vstupní signály INO/7 jsou popřípadě připojeny. Kolekterové elektrody 4 všech těchto spínačů jsou společně spojeny s jedním vstupem členu EOG nonekvivalence. Účelem prvního multiplexoru MUX1 je postupně připojovat vstupní signály INO/7 k jednomu vstupu členu EOG nonekvivalence pod řízením selekčních třetích signálů SINO, SINOB až SIN7, SIN7B, které řídí spínače S10, popřípadě až S17.

Druhý multiplexor MUX2 obsahuje spínače S20/27 k elektrodám 1, 2 a 3 ke kterým jsou připojeny selekční vstupní signály

SINO/7B, SINO/7 a výstupní signály buňky TFFO/7 paměti MEM. Kolektorové elektrody 4 těchto spínačů jsou společně připojeny ke druhému vstupu členu EOG monekvivalence, jehož vstup je spojen s datovým vstupem 1 dvoustavového obvodu MSFF. Účelem druhého multiplexoru MUX2 je postupně přivádět signály uložené v buňce TFFO/7 ke druhému vstupu členu EOG monekvivalence pod řízením selekčních vstupních signálů SINO, SINOB až SIN7, SIN7B. V důsledku toho srovnává člen EOG nonekvivalence každou dvojici vstupních a Výstupních signálů k němu přivedených a ukládá hodnotu 1 v dvoustavovém obvodu MSFF, jsou-li tyto signály odlišné.

Každý z překlápěcích klopných obvodů TFFO/7 je stejného typu, pročež je na obr.3 znázorněn pouze klopný obvod TFFO. Obsahuje první smyčku, zahrnující kaskádní spojení prvního a druhého invertoru 16, 17 a druhého spínače S88. a druhou smyčku, zahrnující první a druhý invertor 16, 17, třetí spínač S89, třetí invertor 18 a první a druhý spínač S86 a S87 v kaskádě. Má volicí vstupy 1 a 2, datové vstupy 3a 4, čtecí vstupy 5a 6a výstup 7, které jsou tvořeny řídicími elektrodami spínačů S86. S87. S88, S89. popřípadě výstupem prvního invertoru 16. Selekční vstupy I a 2 prvního spínače S86 jsou řízeny signály SINIB, popřípadéSINI, datové vstupy 3 a 4 druhého spínače S87 jsou řízeny výstupními signály invertoru 13 a pátého hradlového obvodu N0R2, zná zorněných v obr.l. Čtecí vstupy 5, 6 jsou řízeny čtecími signály R, popřípadě RB. přičemž R je znázorněno na obr.9.

Každý překlápěcí klopný obvod ukládá v paměti předcházející stav v parazitní vstupní kapacitanci prvního a druhého invertoru

16. popřípadě 17. Jestliže se žádná nová data nepřivedou k jeho datovým vstupům 3. a 4, tj. když datové signály pátého hradlového obvodu N0R2 a inveřtoru 13 jsou 0, popřípadě 1, je druhý spínač S87 rozpojen, takže nezávisle na tom, je-li klopný obvod zvolen nebo není-li zvolen (je-li první spínač S86 spojen nebo nikoliv), obíhá tento předcházející stav v první smyčce při každém výskytu čtecích impulsů R a RB. V tomto případě není uložený předcházející stav podroben žádné změně. Naopak, když se nová data přivedou k datovým vstupům 3 a 4, která jsou pak na 0, popřípadě 1, a když se překlápěcí klopný obvod TFFO vybere selekčními vstupními signály SINÍ, SINIB, jsou první a druhý spínač S87 a S86 oba spojeny. Předcházející stav, vyskytující se na výstupu první smyčky, tj. na uzlovém bodu druhého invertoru 17 a čtvrtého spínače S88, se pak vede na vstup této smyčky na uzlovém bodu prvního invertoru 16 a druhého spínače S87 přes spínače S89. invertor 18., spínače S87 a S86, a v tomto okamžiku signály a RB spojí spínač S89. Tímto způsobem se předcházející stav invertuje třetím invertorem 18 a přivede k první smyčce, kde se uloží a potom opět uvede do oběhu. Klopný obvod TFFO je tedy překlopen.

Dvoustavový obvod MSFF je znázorněn podrobně na obr. 4 a obsahuje kaskádní spojení sedmého spínače S90, čtvrtého a pátého invertoru 19 a IIP. osmého spínače S91 a šestého a sedmého invertoru 111, popřípadě 112, přičemž invertory 19 a IIP a pátý spínač S92 jsou spojeny do pomocné smyčky a invertory 111 a 112 a šestý spínač S93 jsou spojeny v hlavní smyčce. Dvoustavový obvod MSFF má vstup 1, výstup 2. nebo QB a řídicí vstupy 3,4 a 5,6, jež jsou tvořeny emitorovou elektrodou sedmého spínače S9P, popřípadě výstupem invertoru 111 a řídicími elektrodami S9P. S93. popřípadě S91, S92. Vstup 1 je spojen s výstupem obvodu non-ekvivalence EOG, výstup 2 nebo QB je spojen se vstupem součtového obvodu OR1 (obr.l) a obvod NQR3 (obr.2) a řídicí vstupy 3., 4 a 5,6 jsou řízeny impulsovými vlnotvary AB, A, popřípadě B, BB. Tyto impulsové vlnotvary A a B znázorněné' na obr.9 jsou generovány obvodem, obsahujícím obvod NOR1. spínače S80. S81 a invertory II a 12 (obr.l). Selekční bitové signály SBO a SB7 se vedou na stejnojmenné vstupy obvodu NOR1, jehož výstup je spojen s emitorovou elektrodou 3 spínače S80. Signál SB7 je také spojen s emitorovou elektrodou 3, spínače S81. Signál S80 a spínač S81 jsou řízeny čtecími signály R, RB, popřípadě zapisovacími signály W, WB a poskytující na svých výstupech impulsové vlnotvary A, popřípadě B, zatímco invertované impulsové vlnotvary AB, BB se vyskytují na výstupech invertorů II a 12, jejichž vstupy jsou spojeny s kolektorovými elektrodami 4 spínačů S80 popřípadě S81. Teoreticky A = (SBO + SB7 .R)B a B = SB7.W, avšak v praxi a jak je znázorněno na obr. 9, jsou hrany vlnotvarů A a B poněkud opožděny vůči (SBO + SB7)B, popřípadě SB7. jelikož je zapotřebí pro vybití a nabití kapacitance výstupu spínače S80 a S81. Kromě toho v důsledku této přítomnosti zůstanou výstupy spínače S80 a S81 rovny 0, popř. 1, pokud selekční bitové signály SBO + SB7)B a SB7 mají hodnotu 0, popřípadě 1, i když poloha spínačů S80 a S81 se mění v průběhu posledního signálu, jak je znázorněno na obr. 9.

Pokaždé, když impulsový vlnotvar A má hodnotu 1, jsou spínače S90 a S93 spojeny, takže současně se stav signálu, který je přítomen na vstupu 1 dvoustavového obvodu MSFF vede na vstup pomocné smyčky a uloží ve výstupních kapacítancích invertorů 19, IIP a stav uložený ve vstupních kapacitních invertorů lil. 112 hlavní smyčky se tam cirkuluje. Pokaždé, když impulsový vlnotvar B má hodnotu 1, jsou spínače S91 a S92 spojeny, takže stav uložený ve shora uvedené pomocné smyčce se současně cirkuluje v této smyčce a vede do hlavní smyčky, kde se uloží a cirkuluje, když potom je impulsový vlnotvar A opět na hodnotě 1. To znamená, že signál uložený v pomocné smyčce se objeví na výstupu 2 nebo QB dvoustavového obvodu MSFF, když přední hrana impulsového vlnotvaru B nabude hodnoty 1, jak je znázorněno na obr. 9.

Sčítací obvod HA je znázorněn podrobně na obr. 5 a má sčítací vstupy Al a A2 svorku SB inversního součtu a výstup CB. Obsahuje hradlové obvody NAND, totiž NAND2 a NAND3 a součtový obvod 0R2. Sčítací signály Al, A2 se vedou na vstup obvodu NAND2 a součtového obvodu 0R2. obvod NAND2 vytvoří inversní přenosový signál CB na svém výstupu a tento signál CB a výstupní signál Al + A2 součtového obvodu 0R2 se vedou na vstupy obvodu NAND3, který vytvoří na výstupu signál SB. Inversní sčítací a přenosové signály SB a CB mohou být tedy znázorněny Booleovými funkcemi

BB = (Al + A2) B + C

CB = A1.A2

To je správné, jelikož potom máme

Al ' A2 S C

0 0 0

110

10

10 1, jak je žádáno.

První sčítací vstup Al je spojen se sloučenými kolektorovými elektrodami 4 spínačů S60 až S67 (obr.2), které jsou sdruženy s paměťmi RAM a ROM. Sčítací svorka A2 je tvořena výstupem spínače S83, který je řízen signály R, HR a se vstupem tohoto spínače je spojen výstup 2 dvoustavového obvodu MSFF přes součtový obvod OR1 obvod NAND1 v sérii. Zejména jsou vstupy součtového obvodu OR1 spojeny s výstupem 2 nebo OB tohoto dvoustavového obvodu MSFF a s SBOB a jeho výstup je spojen s jedním vstupem obvodu MAND1. jehož druhý vstup je spojen se svorkou CB sčítacího obvodu HA přes spínač S82, který je řízen bitovými signály W, WB. Nazveme-li QB signál na svorce 2 uvedeného dvoustavového obvodu, může být signál přivedený na svorku A2 napsán takto:

A2 = C + Q.SBO.

Kolektorová elektroda 4 spínače S82 je také spojena s jedním výstupem obvodu NOR2. jehož další vstupy jsou řízeny signály SB6B a WB. takže výstupní signál obvodu NOR2. který se vede na sloučené vstupy 4 obvodů TFFO až TFF6. může být napsán takto:

NOR2 = C.W.SB6.

Druhý paměťový obvod RAM (obr.2) zahrnuje osm řad osmi paměťových buněk RAMCOO/O7 až RAMC70/77 sdružených se vstupy inverto7 rů INI až INO a schopných výběru selekčními vstupními signály SINÍ, SINIB až SINO. popřípadě SINOB. Účelem prvních sedmi buněk každé z těchto řad je ukládat čas, který ještě musí vyplynout, než příslušný vstupní signál je úplně vyrovnán, zatímco účelem osmé paměťové buňky je ukládat tzv. přetokový bit 1, když obsahy ostatních paměťových buněk jsou vesměs 0. Každá z těchto buněk je stejného typu, pročež je na obr. 6 znázorněna pouze buňka RAMCOO. Obsahuje kaskádní spojení spínačů S94 a S95, investorů 113 a 114 a spínače S96, přičemž invertory 113 a 114 a spínač S97 jsou spojeny do smyčky. Má volicí vstupy 1, 2, datový vstup 3, datový výstup 4 a řídicí vstup 5,6 a 7, 8, které jsou tvořeny řídicími elektrodami spínačů S95 a S96. emitorovou elektrodou spínače S94, kolektorovou elektrodu spínače S96 a řídicí elektrodou spínače S97, popřípadě S94. Řídicí vstupy 1 a 2 jsou řízeny selekčními vstupními signály SINÍ, popřípadě SINIB, řídicí vstupy 5 a 6 jsou řízeny čtecími signály R, popřípadě RB, a řídicí vstupy 7 a 8 jsou řízeny zapisovacími signály W, popřípadě WB.

Není-li paměťová buňka vybrána, jsou spínače S95 a S96 rozpojeny a stav signálu, uloženého v parazitních kapacitancích 13. 14 je cirkulován ve smyčce 113. 114, S97 je spojen tím, že R =

1. Avšak je-li paměťová buňka vybrána, tj. když spínače S95 a S96 jsou spojeny, objeví se stav uložený v paměťové buňce na výstupní svorce 4 přes spínač S96 v okamžiku, když obíhá přes spínač S97, je-li čtecí impuls R vybuzen. Je-li paměťová buňka vybrána, pak také stav připojený na vstup 2 se tam uloží přes spínače S94 a S95, když je vybuzen zapisovací impuls W.

Výstupní spínače S30 až S36 paměťového obvodu RAM, regenerační spínače S40 až S46 paměťového obvodu RAM, vstupní spínače S50 až S56 paměťového obvodu RAM a výstupní spínače S60 až S66 paměťových obvodů RAM/ROM jsou přiřazeny ke sloupcům paměťových buněk RAMCOQ/70 až RAMCI6/76. zatímco regenerační spínač S47 paměťového obvodu RAM a vstupní spínač S57 paměťového obvodu RAM jsou sdruženy se sloupcem paměťových buněk RAMCO7/77. Logická hodnota 0 se trvale přivádí ke vstupu 2 dalšího výstupního spínače S67 paměťovým obvodem RAM/ROM. Vstupy 1 a 2 spínačů S30/36 jsou řízeny signály obvodů NOR3B a NOR3 = Q.PB, vyskytujícími se na výstupu invertorů 15, popřípadě obvodu NOR3. Vstupy obvodu NOR3 jsou spojeny s výstupem 2 nebo QB dvoustavového obvodu MSFF a s výstupem P nebo 4 paměťových buněk sloupce RAMCO7/77. Datové vstupy 1 a 2 regeneračních spínačů S40/47, 850/57 a S60/67 jsou řízeny selekčními bitovými signály SBO/7B a SBO/7. Sloučené kolektorové elektrody 4 paměťových buněk sloupců RAMCOQ/70 až RAMCO6/76 jsou spojeny s prvním sčítacím vstupem Al sčítacího obvodu HA přes spínače S30 až S36, S66 a S85 v kaskádě, přičemž spínač S85 je řízen signály R a RB a výstupy 4 paměťových buněk sloupců RAMCOQ/70 až RAMCO7/77 jsou spojeny nazpět ke vstupům 2 těchto paměťových buněk přes spínače S40 až S47. Inversní sčítací výstup SB sčítacího obvodu HA je spojen se vstupy 2 paměťových buněk sloupců RAMCOQ/70 až RAMCQ7/77 přes spínač 84., řízený signály W, WB, invertor 14 a spínače S50 až S57.

První paměťový obvod ROM (obr. 3, 8) obsahuje osm řad sedmi paměťových buněk ROMCOO/O6 až RQMC70/76 sdružených se vstupy invertoru INO až IN7. Každá z těchto paměťových buněk je stejného typu, pročež je na obr. 7 znázorněna pouze paměťová buňka ROMCOO.

Je tvořena spínačem S majícím řídicí svorky 1, 2 řízené selekčními vstupními signály SINIB, SINÍ, vstupem 3. a výstupem 4. Uvedených osm řad může být vybráno selekčními vstupními signály SINÍ a SINIB, popřípadě SINO a SINB a jejich účelem je ukládat čas, v průběhu něhož má být příslušný vstupní signál vyrovnán. Jelikož každá řada obsahuje sedm bitů, může být tam uložena hodnota x mezi 0 a 127, a jelikož příslušná řada druhého paměťového obvodu RAM je přebírána každé 2 milisekundy, obsahuje tato hodnota 2x milisekunda. Aby se umožnilo přičítání místo odčítání, ukládá se doplněk vyrovnávací hodnoty do 127. Zejména při výběru BO až B6, což jsou bity uložené v každé řadě, kde BO a B6 jsou nejnižší popřípadě nejvyšší řád slova, jsou obsahy prvního paměťového obvodu ROM následující: v paměťové buňce se uloží hodnota 0 nebo 1, když je její vstup 3 na hodnotě .0, popřípadě 1.

Časová hodnota v milisekundách v posledním sloupci se obdrží tak, že se vezme doplněk hodnoty v předposledním sloupci do hodnoty 127, přidá se k tomu 1 a součet se násobí 2.

Se zřetelem na dále uvedenou tabulku je třeba poznamenat, že obsahy řad 1 až 7 jsou pevné, kdežto obsahy řady 0 mohou být změněny modifikačním obvodem HTC (obr.8), řízeným bity HTO a HI1, obdrženými z vnějšího řídicího obvodu. Modifikační obvod HTC obsahuje logické obvody AND, NOR4, NOR5 a NAND4 a invertory 115 a 116. vesměs propojené tak, jak je znázorněno, takže na výstupech obvodů NAND4 , NOR5 a T15 se objeví následující signály:

ANAD4 = HTO + HT1B

NOR5 Ξ HTO.HT1B + HTOB.HT1

115 = HTO + HT1

Tyto signály se vedou na svorky 3. paměťových buněk R0MC02, R0MC03 a ROMCO4, svorky 3. paměťových buněk ROMCOO a ROMCOOl jsou spojeny s logickou hodnotou 0, zatímco svorky RQMC04 a RQMC06 j sou spo j eny s logickou hodnotou 1.

Výstupní obvody S70 až S76 paměti ROM a výstupní obvody S60 až S66 pamětí RAM/ROM jsou sdruženy se sloupci paměťových buněk ROMCQ/70 až ROMCQ6/76. Společné vstupy 1 a společné výstupy 2 výstupních obvodů S70 až S76 jsou spojeny se vstupy 2 a 1 výstupních obvodů S30 až S36 a společné výstupy 4. paměťových buněk sloupců ROMCOO/O7 až ROMCQ6/76 jsou spojeny se sčítacím vstupem Al sčítacího obvodu HA přes spínače S70 až S77, S60 až S67 a S86 v kaskádě.

Činnost vyrovnávací soustavy je podrobně popsána níže.

Ze shora uvedeného a z obr. 9 vyplývá, že každý ze selekčních vstupních časových intervalů SINO až SIN7 obsahuje osm selekčních bitových period SBO až SB7, a že každá taková bitová perioda SBO/7 začíná před výskytem přední hrany čtecího impulsu R a končí za zadní hranou zapisovacího impulsu W, který následuje bezprostředně za posléze uvedeným impulsem R.

Jelikož osm vstupních signálů je zpracováno stejným způso9 bem, bude podrobněji uvažován pouze vstupní signál INO přivedený na stejnojmennou vstupní svorku INO při každém vstupním časovém intervalu SINO, který má opakovači periodu 2 milisekundy. Dvojková vyrovnávací hodnota uložená v paměťových buňkách RQMC06 až ROMCOO sdružených se vstupními signály INO je podle předpokladu 1111100, zatímco dvojková hodnota uložená v paměťových buňkách RAMC07 až RAMCQO, také přiřazených vstupní svorce INO, je podle předpokladu libovolná. Dřívější dvojková vyrovnávací hodnota má desítkovou hodnotu 124 a odpovídá vyrovnávací době 8 milisekund.

Nejdříve se předpokládá, že přetokový bit uložený v paměťové buňce RAMC07 je 0, takže výstupní signál P na sloučených výstupech 4 paměťových buněk RAM07/77 je na hodnotě 0 v každém časovém intervalu, ve kterém je zpracováván vstupní signál INO. V důsledku toho je pak výstupní signál Q.PB hradlového obvodu NOR3 (obr.2) roven hodnotě 2, takže bud výstupní obvody S30 až S36 nebo výstupní obvody S30 až S36 nebo výstupní obvody S70 až S76 jsou spojeny, v závislosti na tom, je-li 2 na hodnotě l nebo na hodnotě 0.

Vstupní signály INO a pouze tento vstupní signál je uvažován v řadě časových intervalů označených SINO(o), SIN1(O), SINO(1), SINl(l). SIN1(2). SIN1(3). SINO(4). SINI(4) a SINO(5) na obr. 10 a znázorněných vedle sebe navzájem, ačkoliv opakovači perioda časového intervalu SINO, jakož i SINÍ je rovna 2 milisekundám. Na obr. 10 x znamená bez významu.

SINO(Q) tj. první časový interval SINO

SBO až SB6i přítomný a předcházející stavy vstupního signálu INO jsou srovnány v členu EOG nonekvivalence, a předpokládá se, že tyto stavy jsou stejné, takže výstupní signál členu EOG je 0;

SB7 : na konci této periody, když se signál B stane rovným 1, zapíše se výstupní signál 0 členu EOG nonekvivalence do dvoustavového obvodu MSFF, takže výstup 2 nebo QB tohoto obvodu se stane roven 1 nebo zůstává na 1. V důsledku toho jsou výstupní spínače S30 až S36 a S70 až S76 rozpojeny, popřípadě spojeny;

SINÍ(0) tj. první časový interval SINÍ

SBO : - když impuls R se stane roven 1 krátce po zahájení SBO, jak je znázorněno na obr 9, = bit uložený v paměťové buňce RAMCQO (zvo§ leně intervalem SINÍ) se přečte a pak uloží opět do této buňky přes regenerační spínač S40 (vybraný signálem SBO). Toto obnovené uložení je potřebné, jelikož doba, po kterou jsou data uložena v paměťové buňce paměťového obvodu RAM, je přibližně rovna periodě snímání paměťové buňky o velikosti 2 milisekundy;

= bit 0 uložený v paměťové buňce ROMCOO (zvolené intervalem SINÍ) se zavede na první sčítací vstup Al sčítacího obvodu HA přes výstupní spínač S70 paměti ROM (zvolený obvodem NOR3), výstupní spínač S60 paměti RAM/ROM, (zvolený bitovým signálem SBO) a S85 ( spojený signálem R = i);

= bit C = Q.SBO zavedený na druhý sčítací vstup A2 součtovým obvodem OR1, obvodem NAND1. spínačem S83. je roven O, jelikož předcházející C = O (jak bude objasněno níže), 2 = O a SBO = 1. Jelikož Al = A2 = O, platí SB = 1 a CB = 1.

- Když zapisovací impuls W se stane rovným v blízkosti bitového signálu SBO, jak je znázorněno na obr. 9;

= nová hodnota CB = 1 se připojí spínač S82 (spojený tím, že W =1) k obvodu NAND1 pro užití v následující sčítací operaci a k obvodu NOR2. Výstupní signál C.W.SB6 tohoto členu NOR je na hodnotě 0, jelikož SB6 = 0;

= signál SB = 1 se vede před spínač 84 (spojený signálem W = 1), invertor 14 a vstupní spínač S50 (zvolený signálem SBO) k paměťové buňce RAMCOO, takže se do této buňky zapíše S = 0.

Ze shora uvedeného následuje, že v průběhu selekčního bitového signálu SBO časového intervalu SINÍ (O) se přidá O k bitu O uloženému v paměťové buňce ROMCOO a že takto získaný součet 0 se uloží v paměťové buňce RAMCOO. Jinými slovy je bit uložený v paměťové buňce ROMCOO kopírován v paměťové buňce RAMCOO.

SB1 až SB6

Totéž nastává v průběhu těchto bitových period, takže na konci bitového signálu SB6 je obsah řady paměťových buněk RAMCO6 až RAMCOO

1111100 nebo 124 (viz první řádek paměti RAM na obr.10).

SB7

V průběhu této bitové periody je děj zase podobný ději pro ostatní periody, avšak nyní se stálý bit O místo bitu uloženého v buňce paměti ROM přivede na první sčítací vstup Al sčítacího obvodu HA přes spínač S67 a součet S = O tohoto bitu a předcházejícího přenosového bitu C = O uloženého jako přetokový bit v paměťové buňce RAMC07. Obsah paměťových buněk RAMC07 až RAMCOO řady

O paměti RAM je proto

01111100.

Jelikož v průběhu posledního sčítacího děje je Al stále 0, je poslední nový přenosový bit, získaný při bitovém signálu SB7, pokaždé 0. To je příčina, proč C byl roven 0 při shora uvažovaném bitovém signálu SBO.

SINO(l) tj. druhý časový interval SINO

SBO až SB7ž přítomný a předcházející stav vstupního signálu INQ jsou srovnávány ve členu EOG nonekvivalence a předpokládá se, že vstupní signál členu EOG je nyní 1;

SB7 : Výstup 1 členu EOG nonekvivalence se zapíše do dvoustavového obvodu MSFF, takže jeho výstup QB se stane 0. V důsledku toho se spínací výstup S30 až S36 a S70 až S76 uzavře popřípadě spojí.

SIN1(1) tj. druhý časový interval SINÍ

SBO

- při snímání se impuls R stane roven 1, = bit O uložený v paměťové buňce RAMC00 se přečte a pak se opět uloží v této buňce přes regenerační spínač S40 a kromě toho se přivede na první sčítací vstup Al sčítacího obvodu HA přes spínače S30, S60 a S85, = bit C + Q.SBO se přivede na druhý sčítací vstup A2 přes součtový obvod 0R1, obvod NANS1 a spínač S83. Jelikož C = 0, 2=1 ^a SBO = 1, je první sčítací vstup A2 na hodnotě 1, a jelikož Al = 0, je dáno S = 1 a C = 0 nebo SB = 0 a CB = 1,

- když se zapisovací impuls W stane roven 1:

= CB = 1 se přivede přes spínač S82 k obvodu NAND1 pro použití v následující sčítací operaci, = S = 1 se zapíše do paměťové buňky RAMC00 přes spínač

S84. invertor 14 a spínač S50.

Ze shora uvedeného vyplývá, že při bitovém signálu BBO se přidá 1 k bitu 0 uloženému v paměťové buňce RAMC00. a že součet takto obdržený se uloží v paměťové buňce RAMCOO.

SB1 až SB7

Při těchto bitových periodách je děj podobný ději popsanému shora v případě 2=0/ jelikož všechny za sebou jdoucí přenosové bity jsou 0. Na konci vstupního časového intervalu SINO(2) je obsah paměťových buněk RAMC07 až RAMCOO.

01111101 nebo 125 (viz řádek paměti na obr. 10).

To znamená, že při použití sčítacího obvodu HA se hodnota 1 sériově přičítá k doplňkové vyrovnávací hodnotě uložené v těchto paměťových buňkách.

SINÍ(2) tj. třetí časový interval SINÍ

Hodnota uložená v řadě 0 druhého paměťového obvodu RAM se změní na

01111110 nebo 126

SINÍ(3) tj. čtvrtý časový interval SINÍ Tato hodnota se změní na

01111111 nebo 127 SINO(4) tj. pátý časový interval SINO

To je pouze pro ukázání, že výstup členu EOG nonekvivalence je stále na hodnotě 1.

SINÍ(4) tj. pátý časový interval SINÍ

SBO až SB5

Bity uložené v paměťových buňkách RAMCOO až RAMC05 jsou vesměs změněny na 0.

SB6

- bit uložený v pamětové buňce RAMC06 je rovněž změněn na O.

Ovšem bit 1 uložený v této paměťové buňce se vede na první sčítací vstup Al sčítacího obvodu HA, na jehož druhý sčítací vstup A2 se dodá signál C + Q.SBO = 1. Tento signál má hodnotu 1, jelikož C je rovno 1 v důsledku skutečnosti, že při hitové periodě SB5 byla hodnota 1 přidána k 1, a jelikož SBO = 0. V důsledku toho SB = 1 a CB = 0. takže S = 0 se zaznamená v paměťové buňce RAMC06 a CB = 0 se vede přes S82 na obvody NAND1 a N0R2.

Obsahy paměťových buněk RAMC06 až RAMCOO jsou pak 0 0 0 0 0 0 0 , což vyznačuje, že časový interval, rovný vyrovnávacímu časovému intervalu 8 milisekund uplynul od zaznamenávání nového stavu INO v dvoustavovém obvodu MSFF na konci časového intervalu SINO(l),

- výstupní signál C.W.SB6 obvodu NOR2 se stane roven 1, když W = 1, takže dvoustavový obvod TFFO je pak překlopen. Takto je nový stav intervalu INO přijat a zaznamenán.

SB7

Při této bitové periodě se bit 0, trvale přiváděný k S67. vede do prvního sčítacího vstupu Al sčítacího obvodu HA, k jehož druhému sčítacímu vstupu A2 se přivádí signál C = 0.SBO. V důsledku toho SB = O a CB = 1, takže v paměťové buňce RAMC07 se zaznamená S =1 jako přetokový bit a CB = 1 se přivede přes spínač S82 k obvodu NAND1. Obsah paměťových buněk RAMC07 až RAMC00 je potom roven

100000000 nebo 128.

Tímto způsobem se v paměťové buňce RAMC07 uloží v paměti i skutečnost, že vyrovnávací děj byl dokončen. V důsledku toho se výstupní signál Q.PB obvodu N0R3 stane rovným 0, takže výstupní spínače S30 až S36 a S70 až S76 jsou nyní rozpojeny popřípadě spojeny.

SINO(5) tj. šestý časový interval SINO

Jelikož TFFO byl překlopen, stane se výstup členu EOG nonekvivalence roven O a v průběhu SB7 se výstup QB dvoustavového obvodu MSFF stane rovným 1, stejně jako při SINO(O).

SINÍ 5) tj. šestý časový interval SINÍ

Obsah 124 prvního paměťového obvodu ROM je zaznamenán v druhém paměťovém obvodu RAM stejně jako při časovém intervalu SIl(O).

Ve shora uvedeném bylo předpokládáno, že stav intervalu INO, když jeho změna byla detektována členem EOG nonekvivalence a zaznamenána v dvoustavovém obvodu MSFF v časovém intervalu SINO(l), zůstal nezměněn, takže když obvod TFFO se překlopil, nabylo QB hodnoty 1 ΓSINOÍ5)1 a obsah řady O paměťového obvodu ROM je okopírován v řadě O paměťového obvodu ΓSIN1(5)1.

Předpokládá se nyní, že po zaznamenání výstupního signálu členu EOG nonekvivalence v dvoustavovém obvodu MSFF v průběhu časového intervalu SINO(4), jak je znázorněno v obr.11, se změní stav vstupního signálu INO. V tomto případě nastane následující: SIN1(4)

Děje jsou podobné dějům popsaným v souvislosti s obr. 10, t j.

- TFFO je překlopen,

- 128 je zapsáno v řadě O paměťového obvodu RAM, takže přetokový bit je zaznamenán v paměťové buňce RAMC07,

SINO(5)

Výstup členu EOG nonekvivalence se stane rovným 1 v důsledku změny vstupního signálu INO a překlápěcího klopného obvodu TFFO a tato hodnota 1 se zaznamená do dvoustavového obvodu MSFF na

CS 2769.74 B6 konci tohoto časového intervalu, takže 2=0.

SIN1(5)

V průběhu tohoto časového intervalu se přidá hodnota 1 k obsahu 1111100 řady 0 prvního paměťového obvodu ROM a výsledek 1111101 nebo 125 se uloží v řadě druhého paměťového obvodu RAM. Hodnota 125 se zaznamená, aby byla ve stejných stavech, jako na obr. 10.

Kdyby skutečnost, že vyrovnávací doba uplynula, nebyla uložena v paměti pomocí přetokového bitu 1, pak by děj, popsaný shora pro 2 - pokračoval tak, že v průběhu za sebou jdoucích časových intervalů by k hodnotě 128 byly přidávány hodnoty 1, až by se opět dosáhlo stejné koncové hodnoty. Jinými slovy místo počítání vyrovnávací doby 8 milisekund by byla počítána vyrovnávací doba zvětšená o 128 x 2 x 2 = 512 milisekund.

I když zásady vynálezu byly shora popsány ve spojení s určitým zařízením, je třeba uvážit, že tento popis byl podán pouze jako příklad a neznamená omezení rozsahu vynálezu.

Tabulka

řada	B6	B5	B4	B3	B2	Bl	BO	hodnota	doba(ms)
0	1	0	1	0	1	0	0	84	88
	1	1	1	1	0	0	0	120	16
	1	1	1	1	1	0	0	124	8
	1	1	1	0	1	0	0	116	24
1	1	1	0	1	1	0	0	108	70
2	1	1	1	1	1	0	0	124	8
3	0	1	1	0	1	0	1	53	150
4	1	.1	1	1	1	0	0	124	8
5	1	1	1	1	1	0	0	124	8
7	1	1	1	1	1	0	0	124	8

Claims

PATENTOVÉ NÁROKY

1. Zařízení pro vyhodnocování signálů k reprodukování stavu každého z většího množství vstupních signálů jako stav výstupního signálu pouze tehdy, když stav vstupního signálu trvá alespoň po dobu předem určeného časového intervalu, kteréžto zařízení zahrnuje obvod pro periodické snímání stavů vstupního signálu, dále první paměťový obvod pro uložení výchozích hodnot, z nichž každá určuje uvedený časový interval, dále druhý paměťový obvod pro uložení hodnot, z nichž každá označuje čas, již čítaný od detekce rozdílu mezi stavy vstupního a výstupního signálu, dále třetí paměťové obvody pro ukládání stavů výstupního signálu, a procesor spojený s prvním a druhým paměťovým obvodem a třetími paměťovými obvody pro zavedení každé výchozí hodnoty z prvního paměťového obvodu do druhého paměťového obvodu, není-li detekován žádný rozdíl, vyznačující se tím, že procesor (PC) obsahuje první multiplexor (XUX 1), jehož vstupy (IN0,IN7) tvoří vstupy signálu, dále druhý multiplexor(MUX 2), jehož vstupy (3) jsou spojeny s výstupy (7) třetích paměťových obvodů (TFFO, TFF7), dále člen (EOG) nonekvivalence, jehož vstupy j sou spoj eny s výstupy (4) prvního multiplexoru (MUX 1) a druhého multiplexoru (MUX 2), dále sčítací obvod (HA) s prvním sčítacím vstupem (Al), druhým sčítacím vstupem (A2), součtovým výstupem (S) a přenosovým výstupem (CB), že výstupy prvního paměťového obvodu (ROM) a druhého paměťového obvodu (RAM) jsou připojeny k prvnímu sčítacímu vstupu (Al) přes první hradlový obvod (S70, S76) a druhý hradlový obvod (S30, S36), vstupy uvedeného prvního a druhého hradlového obvodu jsou připojeny na výstup členu (EOG) nonekvivalence, součtový výstup (S) je spojen se vstupem druhé paměti (RAM), přenosový výstup (CB) a výstup členu (EOG) monekvivalence jsou spojeny s druhým sčítacím vstupem (A2) přes třetí hradlový obvod (OR, NAND 1) a s třetími paměťovými obvody ( TFFO, TFF7), přičemž první, druhý a třetí hradlový obvod (S70, S76, S30, S36, 0R1, MAND1) rovněž tvoří část procesoru (PC).
2. Zařízení pro vyhodnocování signálů podle nároku 1, vyznačující se tím, že procesor (PC) obsahuje čtvrtý paměťový obvod (RAMC07 až RAMC77).
3. Zařízení pro vyhodnocování signálů podle nároku 2, vyznačující se tím, že procesor (PC) dále obsahuje čtvrtý hradlový obvod (JNOR3) se dvěma vstupy (OP,QB) a se dvěma doplňkovými výstupy, připojenými na vstupy prvního hradlového obvodu (S70, S76) a druhého hradlového obvodu (S30, S36).
4. Zařízení pro vyhodnocování signálů podle nároku 3, vyznačující se tím, že každý z třetích paměťových obvodů (TFFO, TFF7) je tvořen překlápěcím klopným obvodem, jehož výstup je připojen k výstupu pátého hradlového obvodu (N0R2).
5. Zařízení pro vyhodnocování signálů podle nároku 3, vyznačující se tím, že výstup členu (EOG) nonekvivalence je spřažen se vstupem dvoustavového obvodu (MSFF), majícího výstup (QB) a tvořícího část procesoru (PC).
6. Zařízení pro vyhodnocování signálů podle nároku 2, vyznačující se tím, že procesor (PC) obsahuje časovači obvod (PS, CR, DEC2 a DECI) s prvními výstupy (SINO, SIN7), spojenými s prvním multiplexorem (MUX1) a s druhými výstupy (SBO, SB7), přiřazenými k prvnímu paměťovému obvodu (ROM) a k druhému paměťovému obvodu (RAM).
7. Zařízení pro vyhodnocování signálů podle nároků 4 a 6, vyznačující se tím, že sčítací obvod (HA) je 1-bitový sčítač.
8. Zařízení pro vyhodnocování signálů podle nároku 1, vyznačující se tím, že procesor (PC) obsahuje modifikační obvod (HTC) připojený k prvnímu paměťovému obvodu (ROM) pro změnu výchozí hodnoty v něm uložené.
9. Zařízení pro vyhodnocování signálů podle nároku 4, vyznačující se tím, že třetí paměťový obvod. (TFFO, TFF7), obsahuje první a druhou smyčku, z nichž první smyčka obsahuje kaskádní spojení prvního spínače (S86), druhého spínače (S87), prvního invertoru (16), druhého invertoru (17), třetího spínače (S89) a třetího invertoru (18), a druhá smyčka obsahuje kaskádní spojení prvního invertoru (16), druhého invertoru (17), a čtvrtého spínače (S88), přičemž uzlový bod prvního invertoru (16) a druhého invertoru (17) tvoří výstup (7) třetího paměťového obvodu (TFFO) a první spínač (S86 je spojen s příslušným výstupem z prvních výstupů (SINO, SIN7) časovacího obvodu (PS, CR, DECI a DEC2), druhý spínač (S87) je spojen svým výstupem (4) s jedním výstupem pátého hradlového obvodu (N0R2) a třetí spínač (S89) a čtvrtý spínač (S88) jsou spojeny se čtecím výstupem (R1) impulsového obvodu (PS).
10. Zářízení pro vyhodnocování signálů podle nároku 5 a 7, vyznačující se tím, že procesor (PC) obsahuje generátorový obvod (NOR1, S80 a S81, II, 12) s prvním výstupem (A) a druhým výstupem (B) a dvoustavový obvod (MSFF) je posuvný klopný obvod zahrnující pomocnou smyčku a hlavní smyčku, z nichž pomocná smyčka obsahuje kaskádní spojení čtvrtého invertoru (19), pátého invertoru (110) a pátého spínače (S92) a hlavní smyčka obsahuje kaskádní spojení šestého invertoru (111), sedmého invertoru (112) a šestého spínače (S93), a že datový vstup (1) klopného obvodu je spojen s jeho výstupem (2) přes kaskádní spojení sedmého spínače (S90), čtvrtého invertoru (19), pátého invertoru (110), osmého spínače (S91), a šestého invertoru (111), přičemž šestý spínač (S93) a sedmý spínač (S90) jsou spojeny s prvním výstupem (A) generátorového obvodu (NOR1, S80 a S81, II, 12), přičemž pátý spínač (S92) a osmý spínač (S91) jsou spojeny s druhým výstupem (B) obvodu generátoru (NOR1, S80 a S81, 11,12).
11. Zařízení pro vyhodnocování signálů podle nároků 4 a 9, vyznačující se tím, že každá paměťová buňka druhého paměťového obvodu (RAM) obsahuje smyčku sestávající z kaskádního spojení osmého invertoru (113), devátého invertoru (114) a devátého spínače (S97), kterážto buňka má datový vstup (3) a datový výstup (4), které j sou spoj eny přes kaskádní zapoj ení desátého spínače (S94) a jedenáctého spínače (S95), přičemž osmý invertor (113) a devátý invertor (114), dvanáctý spínač (S97), přičemž jedenáctý spínač (S95), jakož i dvanáctý spínač (S96) jsou svými výstupy (SINÍ, SINIB) připojeny na odpovídající vstupy prvního paměťového obvodu (ROM) a druhého paměťového obvodu (RAM) a devátý spínač (S97) je spojen s čtecím výstupem (R) impulsového obvodu (PS).
12.Zařízení pro vyhodnocování signálů podle nároku 1, vyznačující se tím, že jě integrováno na čipu.