DD230126A5

DD230126A5 - Signalerkennungssystem

Info

Publication number: DD230126A5
Application number: DD84271169A
Authority: DD
Inventors: Daniel Sallaerts; Michel C A R Rahier
Original assignee: Int Standard Electric Corp
Priority date: 1983-12-22
Filing date: 1984-12-19
Publication date: 1985-11-20
Also published as: TR23957A; JPS60169297A; YU216384A; PT79730A; AU572593B2; MA20311A1; CA1225157A; ES8700519A1; KR850004676A; AU3625684A; CS276974B6; US4860230A; ES538825A0; ZA8410023B; AR240726A1; BR8406582A; YU45225B; PH24572A; CS1020084A3

Abstract

Die Erfindung betrifft ein Signalerkennungssystem zum Erzeugen eines Ausgangssignalzustandes in Abhaengigkeit von einem Eingangssignalzustand falls der Eingangssignalzustand wenigstens waehrend eines vorgegebenen Zeitintervalles anliegt. Der Erfindung liegt die Aufgabe zugrunde, einen Ausgangssignalzustand in Abhaengigkeit eines Eingangssignalzustandes dann zu realisieren, wenn der Eingangssignalzustand wenigstens ueber ein vorgegebenes Zeitintervall anliegt. Dies wird dadurch erreicht, dass in die erste Speichereinheit nur ein einziger Anfangswert fuer alle Zustaende des Eingangssignales abgespeichert wird und dass durch die Verarbeitungseinheit die Abaenderung in der zweiten Speichereinheit unabhaengig von der ersten Speichereinheit durchgefuehrt wird. Fig. 1

Description

3. Dezember 1984

Anwendungsgebiet der Erfindung

Die Erfindung betrifft ein SignaLerkennungssystem zum Erzeugen eines AusgangssignaLzustandes in Abhängigkeit von einem EingangssignaLzustand falls der EingangssignaIzustand wenigstens während eines vorgegebenen Zeitinterva I les anliegt, wobei das Signalerkennungssystem eine Einheit zum periodischen Abtasten des EingangssignaIzustandes, eine erste Speichereinheit zum Abspeichern eines dem vorgegebenen Zeitintervall entsprechenden.Anfangswertes, eine

ig zweite Speichereinheit zum Abspeichern eines Wertes, der der Anzahl von Zeiteinheiten entspricht, die seit der Erkennung eines Unterschiedes zwischen einem Eingangs- und einem Ausgangssignalzustand gezählt wurden, eine dritte Speichereinheit zum Abspeichern des Ausgangssignalzustandes und eine Verarbeitungseinheit aufweist zum übertragen des Anfangswertes von der ersten Speichereinheit zu der zweiten Speichereinheit falls kein Unterschied erkannt wurde, zum Abändern-des in der zwei ten Speichereinheit abge spe i ehe rten Wertes j edesma I dann,wenn ein Unterschied erkannt wurde und zwar solange bis die Anzahl von Zeiteinheiten gezählt wurden, die dem vorgegebenen Zeitintervall entsprechen und zum anschließenden Wechseln des Ausgangssignalzustandes in der dritten Speichereinheit.

Charakteristik der bekannten technischen Lösungen

Es ist bereits ein Signa Ierkennungssystem bekannt (Belgisches Patent No. 8.80 92.1) indem die erste Speichereinheit

für jeden EingangssignaLzustand einen Anfangswert zum Starten eines Zei t zäh (.Vorganges als auch die Reihe der folgenden Werte, die je um Eins vermindert wird, abspei-,cher.t. Diese Anfangs- und Folgewerte werden nacheinander in die zweite Speichereinheit übertragen, faLLs ein Unter-

/ schied zwischen einem Eingangs-' und AusgangssignaLzustand erkannt wird und zwar solange bis der in der zweiten Speichereinheit abgespeicherte Wert anzeigt, daß ein vorgegebenes Zeitintervall gezält wurde, d.h. bis das Ende des gestarteten ZeitzähIVorganges erreicht wurde.

Dazu muß die erste Speichereinheit relativ groß ausgelegt werden, da immer dann, wenn ein in der zweiten Speichereinheit abgespeicherter Wert abgeändert wird auf.die erste Speichereinheit zugegriffen werden muß, um den nächstfolgenden Wert zu erhalten. Darüberhinaus muß für einen solchen Zugriff der tatsächliche Eingangssignalzustand bekannt sein, da der nächstfolgende Wert in Beziehung zu diesem Eingangssignalzustand steht.

Ziel der Erfindung

Das Ziel der Erfindung besteht darin die Nachteile des Standes der Technik zu vermeiden.

Darlegung des Wesens der Erfindung

Die technische Aufgabe gemäß der Erfindung besteht darin, einen Ausgangssignalzustand in Abhängigkeit eines Eingangssignalzustandes dann zu realisieren, wenn der 'Eingangssignalzustand wenigstens über ein vorgegebenes Zeitintervall anliegt.

-z-

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß in, die erste Speichereinheit nur ein einziger Anfangswert für alle Zustände des Eingangssignales abgespeichert wird und daß durch die Verarbeitungseinheit .die Abhänderung i η der zweiten Speichereinheit unabhängig von der ersten Speicherei nheit durchgeführt·wird.

Das SignaL er kennungssystem weist eine Addiereinheit auf, deren Summeneingang mit einem Eingang der zweiten Speichereinheit verbunden ist und es enthält ein Exk lusiv-ODER Gatter, durch das die Eingangs- und Ausgangssignalzustände verglichen werden und im Falle eines erkannten Unterschiedes einen Ausgang der zweiten Speichereinheit mit der Addiereinheit verbunden wird, über die dann ein Eins-Wert zu dem in der zweiten Speichereinheit abgespeicherten Wert addiert und der Summenwert in der zweiten Speichereinheit abgespeichert wird.

Für den Fall, daß die durch das Exklusiv-ODER Gatter verglichenen Eingangs- und Ausgangszustände als unterschiedlich erkannt wurden, nach dem der AusgangssignaIzsutand gerade in der dritten Speichereinheit gewechselt wurde, wird .durch die Addiereinheit ein Null-Wert zu dem Anfangswert der ersten Speichereinheit addiert und der Summeriwert in der zweiten Spei ehereinheit abgespeiehert.

Für den Fall, daß die·durch das ExkI usiv-ODER Gatter ver-5 glichene Eingangs- und Ausgangssignalzustande. . gleich sind, wird durch die Addiereinheit ein Null-Wert zu dem Anfangswert in der ersten Speichereinheit addiert und der Summenwert in der zweiten Speichereinheit abgespeichert.

Die Verarbeitungseinheit enthält eine vierte Speicherein-, heit zum Abspeichern eines Steuerbits, das in Abhängigkeit des in der zweiten Speichereinheit abgespeichert en Wertes gesetzt oder nicht gesetzt wird, wenn das vorgegebene Ze_ritintervaLL erreicht bzw. nicht erreicht wird.

Die Addiereinheit weist einen ersten Addiereingang, einen zweiten Addiereingang und einen Übertragausgang auf, wobei die Ausgänge der ersten und zweiten Speichereinheit an den ersten Addiereingang über erste bzw. zweite Schaltglieder angeschlossen sind und mittels eines ersten Steuersignals Q· P komplementär gesteuert werden, wobei durch P das Steuerbit und durch Q das verzögerte Ausgangssignal des Exklusiv-ODER Gatters dargestellt werden und ferner der Übertragausgang und der Ausgang des Exklusiv-ODER Gatters über ein drittes Scha Itg I ied an den zweiten Addiereingang angeschlossen sind und an seinem Ausgang ein zweites Steuersignal C + Q · SB0 erzeugt wird, wobei durch C das an den übertragaus§ang anliegende übertragsignaL und durch SB0 ein erstes Zeitab I aufsignaI dargestellt wird.

Die dritte Speichereinheit wird aus T-Kippg Iiedern zusammengesetzt und durch ein mittels eines vierten Schaltgliedes gebildeten dritten SteuersiganIs C*W*SB6 gesteuert, wobei durch W ein·Schreibsignal und durch SB6 ein zweites Zeitablaufsignal dargestellt wird.

Der Ausgang des EXKLUSIV-ODER Gatters ist an einen Eingang einer bistabilen Kippstufe angeschlossen, wobei durch die bistabile Kippstufe das verzögerte AusgangssignaI Q erzeugt wird. Ein erster Multiplexer ist an Signaleingänge, des SignaI er kennungssyst ems, an denen die Eingangssignalzustände angelegt werden, angeschlossen und Eingänge eines zweiten Multiplexers sind an entsprechende Ausgänge einer

Vielzahl von dritten Speichereinheiten angeschlossen, wobei Ausgänge des ersten Multiplexers und des zweiten Multiplexers entsprechend mit Eingängen des Exk lusiv-ODER Gatters verbunden sind. Durch das Signalerkennungssystem wird zum 5* Erzeugen einer Vielzahl von Ausgangs signaI zuständen in Abhängigkeit von EingangssignaIzuständen jeder in der ersten Speichereinheit und der zweiten Spei ehereinheit abzuspeichernde Wert in· Form einer Vielzahl von Bits abgespeichert. Das Signalerkennungssystem weist eine Zeitgeberschaltung auf, durch die eine Vielzahl von aufeinanderfolgenden Zeiti nt e rva 11 s i gna Ie erzeugt und zu entsprechenden Zeitintervallen der Eingangssigna Izustände zugeordnet werden, durch die der erste und der zweite Multiplexer gesteuert werden und wobei durch die Zeit-geberschlatung für jedes Zeitinterva I lsigna I eine Reihe aufeinanderfolgender BittaktsignaLe erzeugt wer· den, die zu entsprechenden .Bits der abgespeicherten Werte und dem Steuert zugeordnet werden.,Die Addiereinheit weist einen 1-Bit Addierer auf,'_ci_ur£ den ein Null-Wert oder ein Eins-Wert zu den in der ersten und der zweiten Speichereinheit abgespeicherten Werten addiert wird, wobei das erste Zeitablaufsignal und das zweite Zeitablaufsignal dem ersten Bittaktsignal bzw. dem vorletzten Bittaktsignal in jeder Reihe der aufeinanderfolgenden Bittaktsigna Ie entsprechen und dem ersten Bit bzw. dem letzten Bit jedes der in der ersten Speichereinheit und der zweiten

25- Spei ehe rei nhei t · ab.ge-s.pe-i cherten Werte zugeordnet werden und wobei das let zte .· B-i ttaktsi gna I in jeder Rei he der auf ei nanderfolgenden Bittakt signa Ie dem ^Steuerbit zugeordnet wi rd'i

Für die Zeitdauer des letzten Bittaktsignales wird ein NuIl-Wert an den ersten Addiereingang der Addiereinheit angelegt.

Das Signalerkennungssystem weist eine Steuereinheit auf, die mit der ersten Speichereinheit zum Abändern der dort gespeicherten Anfangswerte verbunden ist.

Das T-KippgLied weist eine erste KaskadenschaLtung aus einem ersten Schalter, einem zweiten Schalter, einem ersten Inverter, einem zweiten Inverter, einem dritten Schalter und einem dritten Inverter, sowie eine zweite KaskadenschaLtung aus dem ersten Inverter, dem- zweiten Inverter und einem" vierten Schalter auf, wobei der Verbindungspunkt des ersten Inverters und des zweiten Inverters den Ausgang des T-Kippgliedes bildet und der erste Schalter durch ein entsprechend zugeordnetes Zeitinterva11 signal ,der zweite Schalter durch ein Ausgangssignal des'vierten SCha I tg I iedes und der dritte und vierte Schalter durch ein Lesesignal gesteuert werden.

Die bistabile Kippstufe besteht aus einem Master-Slave-Kippglied und enthält eine Kaskadenschaltung aus einem vierten Inverter, einem fünften Inverter und einem fünften Schalter sowie eine Kaskadenschaltung aus einem sechsten Inverter, einem siebten Inverter und einem sechsten Schalter, dabei ist ein Dateneingang der bistabilen Kippstufe mit deren Datenausgang über eine KaskadenschaLtung aus einem siebten Schalter, dem vierten Inverter, dem fünften Inverter, einem achten Schalter und dem sechsten Inverter verbunden, wobei der sechste Schalter und der siebte Schalter durch ein viertes Steuersignal gesteuert werden, welches für die Zeitdauer des letzten Bittaktsignales und des ersten BittaktsignaLes abgeschaltet ist und wobei der fünfte Schalter und der achte Schalter durch ein fünftes Steuersignal gesteuert werden, welches beginnend mit dem Ende des letzten Bittaktsignales für die Zeitdauer eines Bittaktes eingschaltet ist.

3Q Jede Speicherzelle der zweiten Speichereinheit weist eine Schleife aus einer Kaskadenschaltung von einem achten In-

verter, einem neunten Inverter und einem neunten Schalter auf, wobei ein Dateneingang der Speicherzelle über eine Kaskadenschaltung aus einem zehnten Schalter, einem elften Schalter, dem achten Inverter, dem neunten Inverter' und ' einem zwölften Schalter mit einem Datenausgang der Speicherzelle verbunden ist, und der elfte Schalter und der zwölfte Schalter durch ein entsprechendes Zeitinterva I Isigna I . der neunte Schalter durch ein Lesesignal-jedes Bittaktsignales und der zwölfte Schalter durch ein g,egen Ende jedes Bittaktsignales auftretendes Schreibsignal gesteuert werden.

Ferner entsprechen die EingangssignaI zustände den auf einer Fernmeldeleitung auftretenden Zuständen.

Durch die erfindungsgemäße Ausbildung ist gewährleistet, daß die erste Speichereinheit mit relativ geringer Speicherkapazität realisierbar ist.

Außerdem wird die Abänderung des in der zweiten Speichereinheit abgespeicherten Wertes durch einen einfachen Additionsvorgan und unabhängig vom tatsächlichen Eingangssignalzustand durchgeführt. Da die Geschwindigkeit eines solchen Additionsvorganges relativ langsam ist, kann das vorliegende Signalerkennungssystem auf einer relativ kleinen OberfIäehe integriert werden. Wenn dazu z.B. die MOS-Techno logi e , be'hut zt wird> in der Datentransporte durch La dungsverschiebungen von parasitären Kapazitäten realisiert wird, so. erlaubt eine relativ kleine Geschwindigkeit die Verwendung von Transistoren mit relativ kleinen Strömen um diese Ladungsverschiebeoperationen auszuführen.

Ausführungsbei spieL

Das zuvor Gesagte sowie andere Aufgaben und Merkmale der Erfindung werden nun im folgenden unter Bezugnahme auf die Zeichnungen anhand eines Ausführungsbeispiels erläutert

Es zeigen:

Figur 1 und 2 ein Signalerkennungssystem gemäß der Erfindung

Figur 3 ein T-Kippglied gemäß der Erfindung nach

Figur 1

Figur 4 eine'bistabile Kippstufe gemäß der Erfindung nach Figur 1

Figur 5 eine Addiereinheit gemäß der Erfindung

nach Figur 1

Figur 6 eine Speicherzelle der zweiten Speie hereinheit gemäß der Erfindung nach Figur 2

Figur 7 eine Speicherzelle der ersten Speichereinheit gemäß der Erfindung nach Figur 2

Figur 8 die untere Reihe von Speicherzellen der ersten Speichereinheit und eine Steuereinheit gemäß der Erfindung

Figur 9 ein Impulsdiagramm der verschiedenen in

Figur 1 und 2 auftretenden Signale

Figur 10 und 11 ein Zeitdiagramm zur Er Läuterung der Ab-

Läufe des SignaLerkennungssyst ems nach Figur 1 und Figur 9.

Das vorliegende Signalerkennungs- oder Signa lentpre I lungssystem bildet einen TeiL eines Fernsprechsystems und dient zur Entpre L lung von acht FernsprechsignaLen. Solche SignaLe sind z.B. Handapparat eingehängt/ausgehängt oder Ruf abschaltung.- Diese acht FernsprechsignaLe IN0 bis IN7 sind an gLeich benannte SignaLeingänge IN0 bis IN7 geführt. Die ent prellten Ausgangssignale werden an Signalausgängen 0 U T 0 bis 0UT7 bereitgestellt.

Das Signalentpre I lungs sy stem enthä It die folgenden, wie den Zeichnungen zu entnehmen ist, untereinander verbundenen Schaltungen:

- eine Zeitgeberschaltung mit einem Taktgenerator PS (vgl. Figur T), der ein Taktsignal CL und Schreib-, Lesesignale W, R (vgl. Figur 9) mit einer Taktperiode von -τ-τ- ms erzeugt, wobei das Lesesignal R und das Schreibsignal W in der Phase um 180 zueinander gedreht sind; - mit einem Binärzähler CR (vgl. Figur 1), der komplementäre Binärausgänge a, a bis f, f aufweist., wobei an den Binärausgängen a, a" das hoch st we rt i ge...-Bi t und an den Binä r ausgängen f, f das ηi edr i gstwertige: Bi t anI i egt . Der Binärzäh Le r CR..... w,i rd, dur e.h. das Taktsignal CL getaktet und erzeugt an seinen Btnärausgängen a, b, c (a, b, c) und an

se 2

seinen Bi nä r ausgängen d, e, f (d, e, f) alle -^ ms bzw. ., ms ein unterschiedliches 3-Bit Ausgangssignal; 64

- mit einer ersten Binär-Dezima I wand Lereinheit D E C1 (vgl.

Figur 1), die jedes von den Binärausgängen a, b, c (ä~, b, c) ankommende 3-Bit Eingangssignal in ein 1 aus 8 Ei ng a ng s wah I s i gna I oder Zeit i nt er ν a-L lsi gna I SIN0/7

(SIN0/7) wandelt, vgl. Fig. 9, wobei jedes ein EingangszeitintervalL von = ms erzeugt;

- und mit einer zweiten Binär-DezimaLwandlereinheit DEC2 (vgl. Fig. 1), die jedes von den Binärausgängen d, e, f (d, e, f) ankommende 3-Bit Eingangssignal in ein 1 aus 8 Auswah Ibitsignal oder Bi11aktsigna I SB0/7 (SB0/7) wandelt, vgl. Fig. 9, wobei jedes einen Bittakt von -r-r ms erzeugt;

- einen ersten Multiplexer MUX1 mit Schalter S163 bis Schalter S17 (vgl. Fig. 1)

~ einen zweiten Multiplexer MUX2 mit Schalter S20 bis Schalter S27 (vgl. Fig. 1)

- eine dritte Speichereinheit MEM (vgl. Fig. 1), die T-Kippglieder TFF0 bis TFF7 aufweist, wobei jedes T-Kippglied einen ersten und vierten Schalter S86, S87, S89, S88 und einen er-

-]5 . sten bis dritten Inverter 16, 17, 18 enthält (vgl. Fig. 3);

- eine bistabile Kippstufe MSFF, die als Master-Slave-Kippglied (vgl. Fig 1) ausgebildet ist und einen fünften bis achten Schalter S92, S93, S90, S91 sowie einen vierten bis siebten Inverter 19, 110, 111, 112 enthält (vgl. Fig. 4);

- eine Addiereinheit HA, die als Halbaddierer aufgebaut ist, und logische NAND-Gatter NAND2, NAND3 und ein logisches ODER-Gatter 0R2 aufweist, (vgl. Fig. 5); ' -

- eine zweite Speichereinheit RAM (vgl. Fig. 2), die aus Speicherzellen mit wählfreiem Zugriff RAMC00 bis RAMC77 aufgebaut ist, wobei jede Speicherzelle einen neunten bis zwölften Schalter S97, S94, S95, S96 und einen achten und neunten Inverter 113, 114 enthält (vgl. Fig. ό);

- eine erste Speichereinheit ROM (vgl. Figuren 2, 8), die aus Festwert-Speicherzellen ROMC00 bis R0MC76 aufgebaut ist. und je einen Schalter S1 enthalten (vgl. Figur 7);

- eine Steuereinheit HTC zum Steuern der ersten Speichereinheit ROM (vgl. Fig. 8)., wobei die Steuereinheit aus logischen NOR-Gattern N0R4, N0R5, einem logischen UND-Gatter AND, einem logischen NAND-Gatter NAND4 und aus Invertern 115, 116 aufgebaut ist;

- ein drittes Schaltglied aus einem logischen NAND-Gatter NAND1 und einem logischen ODER-Gatter 0R1 (vgl. Figur 1);

- ein viertes SchaltgLied aus einem Logischen NOR-Gatter NOR2 (vgl. Figur 1);

- Logische NOR-Gatter N0R1 und N0R3 (vgL. Figuren 1, 2);

- ein ExkLusiv-ODER Gatter EOG (vgL. Figur 1);

- Inverter.11 bis 14 (vgL. Figur 1) und ein Inverter 15 (vgl. Figur 2) ;

- erste Scha LtgLieder aus Schaltern S70 bis S76 (vgL. Figur 2), zweite Scha LtgLieder aus SchaLtern S30 bis S36 (vgL. Figur 2) und weitere SchaLter S40 bis S47, S5G> bis ' S57, S60 bis S67 (vgL. Figur 2) und SchaLter S80 bis S85 (vgL.Figuri).

Jeder der aufgezähLten SchaLter entspricht der Bauweise des SchaLters S1 in Figur 7 und enthält einen N-Kanal MOSFET NT mit einer Source-Elektrode s oder 3 , einer Drain-ELektrode d oder 4 und einer Gate-ELektrode gn oder 2 , sowie einen D-KanaL MOSFET PT mit den gLeichen Source- und Drain-ELektroden und mit einer Gate-ELektrode gp oder 1.

Um zu zeigen, daß der P-KanaL MOSFET PT und der N-KanaL MOSFET NT durch einen O-PegeL bzw. einen 1-Pegel an ihren Gate-Elektroden Leitend werden, wird der P-KanaL MOSFET mit einem Inverter an seiner Gate-ELektrode gp ausgeführt. SoLcheübLiche SchaLter S1 schaLten die an der Source-ELektrode 3 anliegende Eingangsspannung zur Drain-Elektrode 4 durch und umgekehrt, wenn an i h re Gate-Elektroden gn, gp ein kompLementäres SignaL mit 1-Pegel und O-PegeL, wie z.B. ein Zeitinte rνallsignal SIN1 und das entsprechendinvertierte-ZeitintervaLLsignaL SIN1, angeLegt werden. Dazu sei bemerkt, daß für den FaLL, daß der SchaLter geschLossen ist, der Eingangszustand an seinem Ausgang auftritt und dadurch die an diesen Ausgängen angeschlossene Leitungskapazitäten geladen oder entLaden werden, weLches entsprechend vom Eingangspegel 1 oder PegeL 0 abhängt. Diese Ladung bleibt

für etwa 2ms erhalten selbst dann, wenn der Schalter geöffnet wi rd.

Der erste. Multiplexer MUX1 enthält Schalter S10 bis S17 an deren Elektroden 1, 2 und 3 die Zeitinterva 11signale SIN0/7, SIN0/7 bzw. das Eingangssignal IN0/7 angelegt werden. Die Drain-Elektroden 4 dieser Schalter S10/S17 sind gemeinsam an einem ersten Eingang des ExkLusiv-ODER Gatters EOG angeschlossen. Dabei besteht die Funktion des ersten Multiplexers MUX1 darin, aufeinanderfolgend die Eingangssignale IN0/7 an den ersten Eingang des Exk lusi v-ODER Gatter EOG zu schalten, wobei die Schalter S10/S17 von den Zeitinterva11signalen SIN0,SIN0 bis SIN7, SIN7 gesteuert werden.

Der zweite Multiplexer MUX2 enthält Schalter S20/S27 an deren Elektroden 1, 2 und 3 die ZeitintervaI I signale SIN0/7, SIN0/7 bzw. das Ausgangssignal der T-Kippglieder TFF0/7 der dritten Speichereinheit MEM angelegt werden. Die Drain-Elektrode 4 dieser Schalter S20/S27 sind gemeinsam an einen zweiten Eingang des Exklusiv-ODER Gatters EOG angeschlossen, wobei der Ausgang des Exk lusiv-ODER Gatters mit einem Dateneingang 1' des Master-S lave-KippgIiedes MSFF verbunden ist. Dabei besteht die Funktion des zweiten Multiplexers MUX2 darin, aufeinanderfolgend die in den T-Kippgliedern TFF0/7 gespeicherte Signale an den zweiten--Eingang des Exklusiv-ODER Gatter EOG zu schalten, wobei die Schalter S20/S27 von den Zeitinterva I Isignalen SIN0, SIN0 bis SIN7, SIN7 gesteuert werden. Das Exklusiv-ODER Gatter EOGvergleicht nun jedes an seinen Eingängen anliegende Paar von Eingangsund Ausgangssigna len, wobei für den Fall, daß das anliegende Signalpaar unterschiedliche Werte aufweist eine 1

3Q in das Master-Slave-KippgIied MSFF gespeichert wird.

Da jedes der T-KippgLieder TFF0/7 identisch aufgebaut ist, wird in Figur 3 nur das T-Kippglied TFFtf gezeigt. Es enthält eine erste Schleife aus einer Kaskadenschaltung von dem ersten Inverter 16, dem zweiten Inverter 17, dem dritten Schalter S89, dem dritten Inverter 18, dem ersten Schalter S86 und dem zweien Schalter S87. Ferner weist es Wähleingänge 1¹ und 2¹, Dateneingänge 3¹ und 4¹, Leseeingänge 5¹ und 6¹ und einen Ausgang 7* auf, wobei diese durch die Gate-Elektroden der Schalter S86, S87, S88, S89 bzw. durch den Ausgang des ersten Inverters 16 gebildet werden.

Die Wähleingänge 1¹ und 2¹ des ersten Schalters S36 werden durch die Zeitintervallsignale SIN1 bzw. SIN1 gesteuert; die Dateneingänge 3¹ und 4¹ des zweiten Schalters S87 werden durch die Ausgangssignale des Inverters 13 bzw. des vierten Schaltgliedes NOR2 gesteuert (vgl. Figur 1). Die Leseeingänge 5' und 6¹ werden durch die Lesesignale R bzw. R gesteuert, wobei das Lesesignal R in Figur 9 dargestellt ist.

Jedes T-Kippglied TFF0/7 speichert einen vorhergehenden Zustand in den parasitären Eingangskapazitäten des ersten und zweiten Inverters 16, 17. Falls keine neue Daten an seine Dateneingänge 3¹ und 4* angelegt werden, z.B. wenn die von dem vierten Scha 11g I ied NO R2 und dem Inverter 13 anliegenden Signalpegel 0 bzw. 1 sind> ist der zweite Scha 11er S87 geöffnet, so daß unabhängig ob das T-Kippg I ied TFF0/7 über seine· Wlh Ieingänge 1¹ und 2' (Scha lter S86 geschlossen oder nicht) angesteuert wird oder nicht, dieser vorhergehende Zustand in der ersten Schleife für jedes Lesesignal R und R vorliegt. Für diesen Fall wird der gespeicherte vorhergehende Zustand nicht abgeändert.

FaLLs nun neue Daten an die Dateneingänge 3¹ und 4' des T-KippgLiedes TFF0 angeLegt werden, d.h. ein O-PegeL und 1-Pegel an dem Dateneingang 3¹ und 4¹, und faLLs das T-KippgLied TFF0 durch die ZeitintervaLLsignaLe SIN1, SIN 1 angesteuert werden, sind die beiden'Schalter S37 und S86 geschlossen. Cervorhergehende Zustand Liegt dann am Ausgang der ersten Schleife, d.h. am Verbindungspunkt des zweiten Inverters 17 und des vierten Schalters S83 an, wird dann an den Eingang dieser Schleife am Verbindungspunkt des ersten Inverters 16 und des zweiten Schalters S87 über den dritten Schalter S89, den dritten Inverter 18, den ersten Schalter S86 und den,zweiten Schalter S87 mit d.e.m>~Ei et re f- a fen von dem LesesignaL R geschaltet, wobei das Lesesignal TF den dritten Schalter S89 schließt. Dabei wird der vorhergehende Zustand durch den dritten Inverter 13 invertiert und in der ersten Schleife gespeichert, in der er dann anliegt. Somit wurde das T-Kippglied in einem neuen Zust and geschaltet.

Das Master-Slave-KippgLied ist detailiert in Figur 4 gezeigt und enthält eine Kaskadenschaltung aus dem siebten Schalter S90, dem vierten und fünften Inverter 19, 110, dem achten Schalter S91 und dem sechsten und siebten Inverter 111, 112, wobei die Inverter 19, HO und der Schalter S92 als Slave-Schleife und die Inverter 111, 112 und der Schalter S93 als Master-Schleife geschaltet sind. Das Mas ter-SLave-KippgLied MSFF weist einen Eingang 1 ' , einen Ausgang 2¹ oder Q und Steuereingänge " " 3¹, 4^l und Steuereingänge 5', 6' auf, die durch die Source-Elektrode des Schalters S90, dem Ausgang des Inverters 111 und den Gate-Elektroden der Schalter S90, S93 und den Sc haltern S91, S92 gebildet werden.

Der Eingang 1'ist mit dem Ausgang des ExkLusiv-ODER-Gatters EOG verbunden; der Ausgang 2¹ oder Q ist an den

Eingang des ODER-Gatters OR1 (vgl. Figur 1) und an den Eingang des NOR-Gatters N0R3 (vgl. Figur 2) geführt; die Steuereingänge 3¹, 4¹ und die Steuereingänge 5', 6^l werden durch die Signa Iver laufe eines vierten SteuersignaLes A , X und eines fünften SteuersignaLes B> ¥ gesteuert. Diese SignaLverLaufe der Steuersignale A> B, wie in Figur 9 gezeigt, werden durch eine Einheit aus dem NOR-Gatter NOR1, -den Schaltern S80, S81 und den Invertern 11, 12 erzeugt (vgl. Figur 1). Die BittaktsignaLe SB0 und SB7 werden an die gLeichbenannten Eingänge des NOR-Gatters N0R1 angelegt, wobei der Ausgang des NOR-Gatters NORT mit der Source-Elektrode 3 des S c h,a L t e r s S80 verbunden ist. Das Bittaktsignal SB7 wird außerdem an die Source-Elek.tr ode. 3.'des Schalters S81 angelegt. Die Schalter S 80 und S81 werden durch das LesesignaL R, R bzw. das SchreibsignaL W, W gesteuert und stellen an ihren Ausgängen die Signalver-Läufe der Steuersignale A bzw. B zur Verfügung^ während an den Ausgängen der Inverter H und 12 die invertierten Steuersignale Ä* bzw. B anliegen, wobei die Eingänge der Inverter 11 und 12 an die Drain-Elektrode 4 der Schalter S80 bzw. S81 angeschlossen sind. Theoretisch ergibt sich das Steuersignal A in der Form A = SB0 + SB7 · R und das Steuersignal B in der Form B = SB7 · W, jedoch in der Praxis, wie auch in Figur 9 gezeigt, sind die Impulsflanken der

25. Steuersigna le A und B iη Bezug zu dem Signal der Form SB0 + SB7 bzw. dem Signal der Form SB7 etwas verzögert, da eine gewisse Zeit notwendig,, ist.,, um* die, Lei t ungskapazi täten an den Ausgängen der Schalter S80 bzw.. S81 zu Laden bzw. zu entladen. Daüberhina us verbleiben die Aus-

3Q gänge der Schalter S80 und S81 entsprechend der Leistungskapazitäten auf O-Pegel bzw. 1-Pegel, solange die Signale ber Form SB0 + SB7 und SB7 einen O-Pegel bzw. 1-Pegel aufweisen, wobei jedoch die Stellung der Schalter.S8d und

S81 sich entsprechend dem Verlauf des zuletzt genannten Signales ändern (vgl. Figur 9).

Jedesmal, wenn die Signalform des Steuersignales A einen 1-Pegel aufweist sind ,die Schalter S90 und S93 geschlossen, so daß gleichzeitig der Zustand eines Signales am Eingang des Master-S lave-KippgIiedes MSFF an den Eingang der Slave-Schleife angelegt und in der Eingangskapazität der Inverter 19,, 110 abgespeichert wird und daß der in der Eingangskapazität der Inverter 111, 112 gespeicherte Zustand in der Master-Schleife umläuft.

Jedesmal, wenn die Signalform des Steuersignales B einen .1-Pegel aufweist sind die Schalter S91 und S92 geschlossen, so daß gleichzeitig der in der Slave-Schleife gespeicherte Zustand in dieser Schleife umläuft und an die Master-Schlei-

-J5 fe an gelegt wird, in der dieser Zustand nach Erreichendes 1-Pegels des Steuersignales A gespeichert wird und somit umläuft. Dies bedeutet, daß das in der Slave-Schleife gespeicherte Signal an Ausgang 2' oder Q des Master-Slave-Kippgliedes MSFF anliegt, wenn die Vorderflanke des Steuersignal es B den 1-Pegel erreicht (vgL. Figur 9).

Die als Halbaddierer ausgeführte Addiereinheit HA wird in Figur 5- detailliert gezeigt. Sie weist einen ersten Addiereingang A1 und einen zweiten Addiereingang A2, eⁿ'nen invertierten Summenausgang S und einen invertierten Übertragausgang C auf. Die Addiereinheit HA enthält logische NAND-Gatter NAND2, NAND3 und ein ODER-Gatter ORZ. Die Addiereingänge Al und AZ sind mit den Eingängen des NAND-Gatters NAND2 und des ODER Gatters 0R2 verbunden, wobei am Ausgang des NAND-Gatter NAND2 das inverse Übertragungssignal C* abgreifbar ist. Dieses Übertragsignal C und das Ausgangssignal des ODER-Gatters 0R2 sind an die Eingänge des NAND-Gatters NAND3 angelegt, wobei der Ausgang

des NAND-Gatters NAND3 das inverse SummensignaL S zur Verfügung stellt. Das inverse Summensignal S und das inverse Übertragsignal C sind durch die folgenden booleschen Ausdrücke gekennzeichnet:

S = A1 + A2 + C

C = A1 · A2

Daraus ergibt sich die folgende Wahrheitstabelle

A1	A2	S	C
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

Der. erste Addiereingang A1 ist an die verbundenen Drain-Elektroden 4 der Schalter S60 bis S67 (vgl. Figur 2) angeschlossen. Der zweite Addiereingang A2 ist über den durch das Lesesignal R, R gesteuerten Schalter S83 mit dem Ausgang 2' des Master-Slave-KippgIiedes MSFF, der über die Reihenschaltung aus dem ODER-Gatter 0R1 und dem NAND-Gatter NAND1 an den Schalter S83 geführt ist, verbunden. Dabei sind die Eingänge des ODER-Gatters 0R1 also mit den Ausgang^¹ oder Q des Master-SIave-KippgIiedes MSFF und-mit dem Bit takt signa I SB0 verbunden. Der Ausgang des ODER-Gatters 0R1 ist an ein Eingang des NAND-Gatters NAND1 angeschlossen und dessen anderer Eingang ist über den durch das Schreibsignal W, W gesteuerte Schalter S82 mit dem invertierten übertrag ausgang T der Addiereinheit HA verbunden. Wenn man das Signal an Ausgang 2¹ des

Master-Slave-KippgLiedes mit Q bezeichnet, so hat das Signal, am zweiten Addiereingang A 2 die Form A2 = C + Q · SB0 .

Die Drain-Ekektrode 4 des Schalters S82 ist an einen Ein- " gang des NOR-Gatters NOR2 angeschlossen, dessen andere Eingänge durch das Bittaktsignal SB6 und das Schreibsignal W gesteuert werden. Somit kann das an die verbundenen Eingänge 4 der T-KippgIieder TFF0 bis TFF7 ange legte Ausgangssignal des NOR-Gatters N0R2 wie folgt dargestellt werden: N0R2 = C· W . SB6.

Die zweite Speichereinheit RAM (vgl. Figur 2) enthält acht Reihen aus 8 Speicherzellen RAMC00/07 bis RAMC70/77, die den Eingängen ΙΝ0 bis IN7 des Signalerkennungssystems zugeordnet sind und durch die Zeitintervallsignale SIN1, SIN1 bis SIN 0 , SIN0 angesteuert werden. Dabei werden in den ersten 7 Speicherzellen jeder der 8 Reihen von Speicherzellen Werte abgespeichert, die den Zeiteinheiten entsprechen die noch ablaufen müssen bis das entsprechende Eingangssignal vollständig entpre I It ' ist, wohingegen die achte Speicherzelle in jeder der 8 Reihen von Speicherzellen zum Abspeichern eines sogenannten Überlaufbits mit 1-Pegel für den Fall vorgesehen ist, daß alle anderen Speicherzellen einer Reihe einen O-Pegel beinhalten. Da jeder dieser Speicherzellen identisch aufgebaut ist, wird in Figur 6 nur eine Speicherzelle RAMC00 gezeigt. Sie besteht aus der Kaskandenscha 11ung der Schalter S94, S95, den Invertern 113, 114 und dem Schalter S96, wobei die Inverter 113, 114 und der Schalter S97 als Schleife geschaltet sind. Die Speicherzelle RAMC0Q weist Wahleingänge 1', 2', einen Dateneingang 3¹, einen Datenausgang 4¹ und Steuereingänge 5', 6¹ und 7¹, 8" auf, die entsprechend durch

die Gate-Elektroden der Schalter S95, S96, durch die Source-Elektrode des Schalters S94, durch die Drain-Elektrode des Schalters S96 und den Gate-Elektroden der Schalter S 97, S94 gebildet werden. Die Wahleingänge 1¹ und 2¹ werden durch die ZeitintervaI I signa le SINT bzw. SIN1 gesteuert; die Steuereingänge 5" undo¹ werden durch das Lesesignal R bzw. R gesteuert; und die Steuereingänge 7' und 8¹ werden durch das Schreibsignal W bzw. W gesteuert.

Falls eine Speicherzelle nicht angesteuert wird, sind die Schalter S95 und S96 geöffnet, wobei der Zustand des in den paraistären Kapazitäten der Inverter 113, 114 ge spei-, cherten Signales immer dann in der Schleife aus den Invertern 113, 114 und dem Schalter S97 umläuft, wenn der Schalter S97 durch ein 1-Pegel des Lesesignales R geschlossen ist. Wenn nun die Speicherzelle.angesteuert wird, d.h. t wenn die Schalter S95 und S96 geschlossen sind, liegt der in der Speicherzellegespeicherte Zustand dann über den Schalter S96 am Ausgang.4¹ an, wenn der umlaufende Zustand über den durch das Lesesignal R aktivierte Schalter S97 gelangt. Außerdem wird durch das Ansteuern ,der

Speicherzelle ein am Eingang 3' anliegender Zustand über J) . die durch das Schreibsignal W und das Zeitintervallsignal

SIN-1 aktivierten. Schalter S94 bzw. S95 abgespeichert.

Di e das zwei te Scha L tgIi ed S307S36 dar ste I Lenden sogenannten Ausg.angsscha-.lt er S30 bis S36, die Scha I ter S40 . bi s SAo zxim Regenerier en der Daten und die', sogenannten E i ng angsschalter S50 bis S56 der zweiten Speichereinheit RAM, sowie die gemeinsamen Aüsgangsscha I ter S60 bis S66 der ersten und der zweiten Speichereinheit ROM, RAM sind entsprechend den Spalten aus den Speicherzellen RAMC00/70 bis RAMC06/76 zugeordnet. Ferner ist der Schalter S47

zum Regenerieren der Daten und der EingangssschaLter S57 der zweiten Speichereinheit RAM der SpaLte aus den Spei cherzeL L-en RAMe(27777 zugeordnet. Ein Logischer 1-PegeL wird fortwährend an den Eingang 3 eines weiteren der erste ti und zweiten Speichereinheiten ROM, RAM gemeinsamen AusgangsschaLters S67 angeLegt.

Die Eingänge 1 und 2 der SchaLter S 3 0 / 3 6 werden durch die SignaLe N0R3 und N0R3 = Q· P gesteuert, wobei die SignaLe an den Ausgängen des Inverters 15 bzw. des NOR-Gatters N0R3 erzeugt werden.

Die Eingänge des NOR-Gatters N0R3 sind an den Ausgang 2' oder Q der bistabiLen Kippstufe MSFF und an den Ausgang P oder 4 der SpaLte aus den SpeicherzeLLen RAMC07/77 der zweiten Speicher einheit RAM angeschLossen.

Die Eingänge 1 und 2 der SchaLter S40/47, S50/57 und S60/67 werden durch die BittaktsignaLe SB0/7 und SB0/7 angesteuert. Die gemeinsamen Drain-ELektroden 4 der SpeicherzeLLen in den SpaLten RAMC30/70 bis RAMC006/76 der zweiten Speichereinheit RAM sind über eine KaskadenschaLtung aus den Scha L-tern S30 bis S36, S60 bis S66 und S85 an den ersten Addiereingang A1 der Addiereinheit HA angeschLossen, wobei der SchaLter S3 5 durch das LesesignaL Rund R gesteuert wird und wobei die Ausgänge 4 dieser SpeicherzeLLen in den SpaLten RAMC00/70 bis RAMC07/77 der zweiten Speichereinheit RAM zu den Eingängen 3.dieser SpeicherzeLLen über die SchaLter S40 bis S47 zurückgekoppeLt sind. Der invertierte Summenausgang S der Addiereinheit HA ist an die Eingänge 3 der SpeicherzeLLen in den SpaLten 'RAMC00/70 bis RAMC27/77 über den durch das Schrei bsignaL W, W gesteuerten SchaLter S84, über den Inverter 14 und über die SchaLter S50 bis. S57 anges ch Los sen.

Die erste Speichereinheit ROM (vgl. Figuren 3 und 8) enthält 8 Reihen aus jeweils 7 Speicherzellen ROMC00/76 bis ROMC70/76, die den Signaleingängen IN 0 bis IN7 des Signalerkennungssystems zugeordnet sind. Da jede dieser Spei eherzellen vom gleichen Typ ist, wird in Figur 7 nur die Speicherzelle R 0 M C 0 0 gezeigt. Sie ist aus einem Schalter S1 aufgebaut, der Steuereingänge 1, 2 einen Eingang 3 und einen Ausgang 4 aufweist, wobei die Steuereingänge 1, 2 durch die Zeitinterva 11 signa Ie SIN1, SIN1 angesteuert werden. Die 8 Reihen können mittels der Zeitinterva 11 signa Ie SIN1, SIN1 bis SIN0, SIN0 angesteuert werden, wobei in ihnen Werte entsprechend der Zeit die notwendig ist die Eingangssignale zu entprellen, abgespeichert werden. Da jede Reihe 7 Bit enthält, kann entsprechend ein Wert X

zwischen 0 und 127 abgespeichert werden. Da eine entsprechende Reihe der zweiten Speichereinheit RAM alle 2 Millisekunden abgetastet wird, entsprircht dieser Wert X einer Zeitdauer von 2 mal X Millisekunden. Damit eine Addition anstelle einer Subtraktion erreicht wird, wird das Komplement zu 127 des Entprellwertes abgespeichert. Bezeichnet man- die Bits einer jeden Reihe mit B0 bis B6 (B0 = niedrigstwertiges Bit, Bo =.höchstwertiges Bit), so ergibt sich der Inhalt der ersten Speicher ei nheit wie folgt :

Reihe	B6	B5	B4	B3	B2	B1	B0	Wert	Zeit (ms)
0	1 1 1 1	0 1 1 1	1 1 1 1	0 1 1 0	1 0 1 1	0 0 0 0	0 0 0 0	84 120 124 116	88 16 8 24
1	1	1	0	1	1	0	0	108	70
2	1	1	1	1	1	0	0	124	8
3		1	1	0	1	0	1	53	150
4	1	T	1	1	1	0	0	124	8
5	1	1	1	1	1	0	0	124	8
6	1	1	1	1	1 ·	0	0	124	8
7	1	1	1	1	1	0	0	124	8

Es wird ein "O"-Wert oder ein "1"-Wert in jeder Speicher zeLLe abgespeichert, falls am. Eingang 3 ein "O"-Wert bzw. ein "1"—Wert anliegt. Der Zeitwert in Millisekunden in der letzten Spalte wird durch die Bildung des Komplements zu 127 aus dem Wert in der vorletzten Spalte, durch anschließende Addition von 1 und durch_ Mu 11iρ I ikation der erhaltenen Summe mit 2 erreicht.

In Bezug auf die obige Tabelle sei gesagt, daß der Inhalt der Reihen 1 bis 7 fest sind, wohingegen der Inhalt der Reihe 0 durch die Steuereinheit HTC (vgl. Figur 8) geändert werden kann. Dabei wird die Steuereinheit HTC durch mit ΗΤ0 und HT1 bezeichnete Bits, die von einer nicht näher gezeigten Steuereinheit gesendet werden, gesteuert. Die Steuereinheit HTC enthält das UND-Gatter AND, die NOR·

Gatter N0R4, N0R5 und das NAND-Gatter NAND4, sowie die Inverter 115 und Γ16. Diese sind, wie in Figur 8 gezeigt, so verschaltet, daß an den Ausgängen des NAND-Gatters NAND4, des NOR-Gatters NOR5 und des Inverters 115 die folgenden Signale auftreten:

NAND4 = HT0 + HT1

NOR5 = HT0 · HT1 + HT0 · HT1 115 = HT0 + HT1

Diese Signale werden an die Eingänge 3 der Speicherzellen ROMC02, ROMC03 und ROMC05 der ersten Speichereinheit -]q ROM angelegt, während die Eingänge 3 der Speicherzellen ROMC00 und ROMC01 und die Eingänge der Speicherzellen ' ROMC04 und ROMC06 an einen logischen "O"-Wert bzw. einen logischen "1"-Wert geführt werden.

Die das erste Schaltglied S73/S76 darstellenden sogenannten Ausgangsschalter S70 bis S76 und die für die erste und zweite Speichereinheit ROM, RAM gemeinsamen Ausgangsschalter S60 bis S66 sind den Spalten mit den Speicherzellen ROMC00/70 bis ROMC06/76 zugeordnet. Die gemeinsamen Eingänge 1 und 2 der Schalter S 70 bis S76 sind mit den Eingangen 2 bzw. 1 der Schalter S30 bis S36 verbunden und die gemeinsamen Ausgänge 4 der SpeicherzeI Ie der Spa Lt en ROMC00/07 bis ROMC00/76 der ersten Speiehereinheit ROM s i nd übe r di e Kas kadenschaltung aus den Schaltern S70 ^:bi s S76, den Schaltern S60 bis S67 und dem Schalter S85 an den ersten- Addi erei ngang A1 der Addi erei nhei t HA angeschlossen.

Die Funktionsweise des Signalerkennungs- oder Entprellsystems wird nun im folgenden detailliert beschrieben.

Aus dem zuvor Erläuterten und aus Figur 9 ist zu entnehmen, daß jedes der ZeitintervaLLsignaLe SINO bis SIN7 8 Bittakt Signa Le"' SB0 bis SB7 enthält und daß jedes dieser Bittaktsignale SB0/7 vor der ansteigenden VorderfLanke eines Lesesignal es R beginnt und nach der abfallenden Rückflanke eines S ehreibsigna les W endet, dem sofort .das Lesesignal R folgt.

Da alle 8 EingangssignaLe auf die gleiche Art und Weise verarbeitet werden, wird nur das Eingangssignal IN0 näher betrachtet. Das Eingangssignal IN0 wird an den gleichbenannten Signaleingang IN0 während jedem ZeitintervaLLsignaI SIN0 mit einer Periode von 2ms angelegt. Der binäre in den Speicherzellen ROMC06 bis ROMC00 der ersten Speichereinheit ROM.abgespeicherte Entpre 11 wert, der dem Eingangssignal IN0 zugeordnet ist, wird zu 1111100 angenommen, während der abgespeicherte Binärwert in den Speicherzellen RAMC07 bis RAMC00 der zweiten Speichereinheit RAM, der ebenfalls dem Eingangssignal IN0 zugeordnet ist, als beliebig angenommen wird. Der oben angegebene binäre Entprellwert entspricht dem Dezimalwert 124 und einer EntprelLzeit von 8 ms (vgl. auch zuvor angegebene TabeLle).

Es wird zunächst angenommen, daß das in der Speicherzelle RAMC07 gespeicherte Übertragbit gleich 0 ist, so daß das Ausgangssigna I P an den angeschlossenen Ausgängen 4 der Speicherzelle RAMC07/77 während jedem Zeitinterva I L, in dem das" Eingangssigna"L IN0 verarbeitet wird, auf einen O-Pegel liegt. Daraus folgend ist das Ausgangssignal Q- "P des NOR-Gatters N0R3 (vgl. Figur 2) gleich dem SignaL Q, so daß die AusgangsschaLter S30 bis S36 oder S73 bis S76 entweder geschlossen oder geöffnet sind, falls das Signal Q einen 1 -Pegel bzw. 0 -Pegel aufweist.

Das Eingangssignal IN0 und nur dieses EingangssignaI .wird nun, wie Figur 10 zeigt, für eine Vielzahl von Zeitintervallen, die mit SIN0(0), .SIN1(0), SIN(Z(I), SINKD, SINK2), SINTG), SIN0C4), SIN1C4) und SIN0(5) bezeichnet und benachbart zueinander sind, betrachtet, obwohl die Periode desZeitintervallsignales SIN0, sowie die des ZeitintervallsignalesSINI gleich 2ms beträgt.,In Figur 10 bezeichnet X den Zustand "ohne Bedeutung", d.h. es ist egal ob der Zustand 1 oder O¹* angenommen wird.

SIN0C0),

d.h. ein erstes Zeitintervallsignal SIN0

SB0 bis SB6:

der momentane und der vorhergehende Zustand des Eingangssignales IN0 werden in dem Exklusiv-ODER Gatter EOG verglichen und es wird angenommen, daß die Zustände gleich sind, wodurch das Ausgangssignal des Exklusiv-ODER Gatters EOG einen 0 -Pegel annimmt;

SB7:

am Ende dieses Bittaktsignales, an dem das Steuersignal B den Pegel 1 annimmt, wird das 'Ausgangssignal des Exklusiv-ODER-Gatters EOG mit dem 0 -Pegel in die bistabile Kippstufe MSFF eingeschrieben, so, daß deren Ausgang 2' oder Q zu 1 wird oder auf 1 verbleibt. Daraus fol gend sind die Ausgang ss cha I te r S3 0; b.i s S36 und die Ausgang ss cha Lte r S 70 bi s S76 geöffnet bzw. geschlossen;

SIN1(0) ,

d.h. ein erstes Zeitinterva11signa I SIN1

SB0:

wenn der Schreibimpuls R kurz nach dem Start des Bittaktsignales SB0 CvgJ.. Figur 9)

zu 1 wird:

= das in der SpeieherzeLLe RAMC00 gespeicherte Bit (durch das ZeitintervallsignaL SIN1 angesteuert) wird ausgelesen und wieder in dieser Speicherzelle über den Schalter S40

abgespeichert (angesteuert durch das Bittaktsignal S B 0) . Diese erneute Abspeicherung ist notwendig, da die Zeit in der die Daten in einer Speicherzelle der zweiten Speichereinheit RAM abgespeichert' sind

ungefähr gleich der Abtastperiode der Speicherzellen von 2ms ist;

= das in der Speicherzelle·ROMC00 (durch SIN1 angesteuert) gespeicherte Bit 0 wird an den ersten Addiereingang A1 der Addiereinheit

HA über, den ROM-Ausgangsscha 11er S70 (angesteuert durch N0R3), über den RAM/ROM-Ausgangsscha lter S60 (angesteuert durch SB0) und über den Schalter S85 (geschlossen durch R=D angelegt;

= das Bit C + Q · S B 0 , das an dem zweiten Addiereingang A2 über 0R1, NAND1, S83 anliegt ist gleich 0, da das· vorhergehende ubertragsignal C = <2, Q = 0 und SB0 = 1 sind. Da A1 =A2 = 0 sind/ ergibt sich der Summen

ausgang S = 1 und C = 1

-- wenn das Schreibsignal W zu 1 wird, am

Ende des Bittaktsignales SB0 (vgl. Figur 9): = das neue übertragsignaL C = 1 wird über S82 (geschlossen durch W = 15 an das NAND-

Gatter NAND1 angelegt, um für die folgende Addition und am NOR-Gatter NOR2 zur Verfügung zu stehen. Das Ausgangs signaI

C · W · SB6 dieses NOR-Gatters NOR2 ist 0 da SB6 = 0 ist; = das Summensignal S = 1 wird über den

Schalter S84 (geschlossen durch W = 1), den Inverter 14 und den Eingangsschalter

S5d (angesteuert durch SB0) an die Speicherzelle RAMC00 angelegt, so daß S = 0 in diese Speicherzelle geschrieben wird.

Daraus folgt, daß während des Bittaktsignales SB0 des ZeitintervaI I signaL es SIN1(0) eine 0 zu dem Bit 0 in der Spei cherzelle R 0 M C 0GT addiert und die Summe· 0- in der Speicherzelle RAMC00 abgespeichert wurde. D.h. das in der Speicherzelle ROMC00 gespeicherte Bit wurde in die Speicherzelle RAMC00-kopiert.

§il_^is_SB6i hier läuft der gleiche Vorgang ab, so daß am Ende des Bittaktsignal es SB6 der Inhalt der Reihe von Speicherzellen RAMC06 bis RAMC00 gelich 111110 0 oder 124 . . beträgt (vgl., erste Reihe in Figur 10).

SB 7^ Während diesem Bittaktsignal läuft ein

ähnlicher Vorgang wie; zuvor ab, . wobei j etzt ein fest es Bi t 0 a η s t e I I e e i η e s in ei η er ROM-Spei cherzelle ge spei cherten Bits an; den

25. ersten Addiereingang A2 der Addiereinheit

HA über den Schalter S67 angelegt wird-und wobei die Summe S = 0 von diesem Bit und das vorherige Übertragbit C = 0 als Übertragbit in der Speicherzelle RAMC07 abgespeichert wird. Demzufolge ist der Inhalt

der Speicherzelle RAMC07 bis RAMC00 der

Reihe 0 der zweiten Speichereinheit RAM gleich 0 1 1 1 1 1 Qf 0.

Da während des Letzten Additions Vorgangs der erste Addiereingang A1 immer 0 war, ist das zu Letztgenannte neue Übertragbit, das

während dem-Bittakt Signa L SB7 erzeugt wurde, immer 0. Aus diesem Grund war C gleich 0 während dem oben betrachteten BittaktsignaI SB0.

SIN0C1), d.h. ein zweites ZeitintervaI IsignaL SIN0

SB0 bi_s_SB72 der momentane und der vorausgehende Zustand des Ei ng-angssi gna I s IN0 wird durch das Exklusiv-ODER Gatter EOG verglichen und es. wird angenommen, daß das Ausgangssignal des EOG jetzt 1 ist;

SB7: · die 1 am Ausgang des EOG wird in die bistabile Kippstufe MSFF eingeschrieben, so daß deren Ausgang Q zu 0 wird.. Daraus folgend sind die Ausgangsschalter S30 bis S36 und S70 bis S76 geschlossen bzw. ge

öffnet .

SINKD, d.h. ein zweites Zeitintervall SINV

SB0: —wenn das Lesesignal R zu 1 wird:

= das in RAMC00 gespeicherte Bit 0 wird einerseits ausgelesen und dann wieder über

S40 in dieser Speicherzelle abgespeichert und wird andererseits an den ersten Addiereingang A1 der Addiereinheit HA über die Schalter S30, S60 und S85 angelegt;

= das Bit C + Q · SB0 wird über die Gatter 0R1, NAND1 und den Schalter S83 an den zweiten Addiereingang A2 angelegt. Da C = 0, Q = 1 und SB0 = 1 sind liegt am zweiten Addiereingang A2 eine 1 und da

A1 = 0 ist sind S =1 und C= 0 oder T = 0 und T = 1; — wenn das Schreibsignal W zu 1 wird:

= T = 1 wird über den Schalter S82 und das Gatter NAND1 für den folgenden Additions

vorgang angelegt;

= S = 1 wird in die Speicherzelle R A M C 0 0 über den Schalter S84, den Inverter 14 und den Schalter S50 eingeschrieben.

Es wird also während dem Bittaktsignal

SB0 eine 1 zu dem in der Speicherzelle RAMC00 abgespeicherten Bit 0 addiert und der resultierende Summenwert wird dann in der Speicherzelle RAMC00 abgespeichert.

SB1 bis S B 7: Zur Q = 0 sind die Vorgänge während dieser

Bittaktsignale entsprechend wie zuvor, da alle aufeinanderfolgenden Übertragbits sind. Am= Ende des Zeitinterva I I signa I s SIN0C2) enthalten die Speicherzellen RAM€^;07 bis RAMC00 den Wert

0 1 1 11 1 0 1 oder 125 (vgl. RAM in Figur 10) .

Dies bedeutet, daß unter Zuhilfenahme der Addiereinheit HA eine 1 seriell zu den in diesen Speicherzellen gespeicherten kom-

plementären EntpreLLwert addiert wurde. SIN1(2) , d.h. ein drittes ZeitintervaLLsignaL SIN1

Der in der Reihe 0 der zweiten Speichereinheit RAM gespeicherte Wert wird zu (3111111 0 oder 126 geändert.

SIN1(3), d.h. ein viertes ZeitintervaLlsignal SIN1

Dieser Wert wird zu

0 1111111 oder 127 geändert.

SIN0C4) , d.h. ein fünftes Zeitintervallsignal SIN0

Hiermit soLL gezeigt werden, daß der Aus

gang des Exklusiv-ODER Gatters EOG noch auf 1 ist.

SIN1 (4) , d.h. ein fünftes ZeitintervaLL signaL SIN1

§§^_felS_§§5^{: D}i^e iⁿ den Speicherzellen RAMC00 bis RAMC05 abgespeicherten Bits werden alle

zu 0 geände rt .

SB62. --Das in der Speicherzelle RA-MC06 gespeicherte Bit wird auch zu 0 geändert. Das in dieser Speicherzelle gespeicherte Bit 1 2Q wird an den ersten Addiereingang A1 und

das Signal C + Q-SB0 = 1 an den zweiten .Addiereingang A2 der Addiereinheit HA angelegt. Das Signal C + Q· SB0 = 1, da C = 1 aufgrund einer während SB5 zu einer 1 addierten 1 und da SB0 = 0 ist. Daraus

foLgend wird S = 1 und C = ß, so daß S = in der SpeicherzeL Le RAMC06 abgespeichert und C = 0 über den SchaLter S82 an die Gatter NAND1 und N0R2 angeLegt wird. Der Inhalt der Speicherzellen RAMC06bis

RAMC00 wird dann zu

0 0 0 0 0 0 0,

wodurch angezeigt wird, daß ein Zeit interval entsprechend dem Entpre I LzeitintervalL von 8ms seit dem Abspeichern eines

neuen Zustandes des Eingangssigna Ls ΙΝ0 in der bistabilen Kippstufe MSFF am Ende des ZeitintervaLlsignals SIN0(1) vergangen ist. — Das AusgangssignaL C · W- SB6 des Gatters N0R2 wird 1, falLs W = 1 ist, so. daß das

T-KippgLied TFF0 in einen neuen Zustand geschaltet wird. Somit ist der neue Zustand des EingangssignaIs IM3 als richtig erkannt und abgespeichert.

SB7: Während diesem Bittaktsigna L wird das

an den Schalter S67 fortwährend anliegende Bit 0 an den ersten Addiereingang A1 der Addiereinheit HA übertragen, an dessen zweiten Addiereingang,A2 das Signal· C > Q · SB0 angelegt wird. Darausfolgend wird S".= 0 und C = 1, so daß'S'= Tin der

cherzelLeRAMCÖ!? als Überträgbit gespei chert und C=- 1 über den Schalter S82 an das Gatter NAND1 angelegt wird. Der Inhalt der Speicherzellen RAMC07 bis RAMC00 ist von jetzt an gleich

1 0 0 0 (S 0 0 d oder 128.

Dadurch wird die Tatsache, daß ein Entpre-L Lvorgang beendet ist in der Speicher-

zelle RAMC07 abgespeichert. Demzufolge wird das Ausgangssignal Q· P des Gatters N0R3 zu 0, so daß die Ausgangsschalter S30^ bis S36 und S70 bis S76 nun geöffnet bzw. geschlossen sind.

SINfl(5) ,

d.h. ein sechstes Zeitinterva 11 signa I SIN0

Da das T-Kippglied TFF0 in einen neuen Zustand geschaltet wurde,, wird der Ausgang des Exk lusiv-ODER Gatters EOG gleich 0 und während dem Bittaktsigna I SB7 wird der Ausgang der bistabilen Kippstufe MSFF, genau wie während dem Zeitintervallsignal SIN0C0), zu 1.

SIN1(5),

d.h. ein sechstes Zeitintervallsignal SIN1

Der Inhalt 124 der ersten Speichereinheit ROM wird, genau wie während dem Zeitintervallsignal SIN1C0), in der zweiten Speichereinheit RAM abgespeichert.

Bisher wurde angenommen, daß der Zustand des Eingangssignals IN0> nachdem seine Änderung durch das Exklusiv-ODER Gatter EOG detektiert und während dem ZeitintervallsignalSIN0(1) in der bistabilen Kippstufe MSFF abgespeichert war, unverändert verbleibt, so daß man das T-Kippgtied TFF0 in einen neuen Zustand geht, Q zu 1 wird (SIN0C5)) und der Inhalt der Reihe 0 der ersten Speichereinheit ROM in der Reihe 0 der zweiten Speichereinheit RAM (SIN1C5)) kopiert wird. Jetzt wird angenommen, daß_/ nachdem das Ausgangssignal des Exklusiv-ODER Gatters EOG während dem Zeitinterva 11 signal SIN0C4)

in der bistabilen Kippstufe MSFF abgespeichert wurde, vgl. Figur 11, der Zustand des Eingangssignals IN 0 sich ändert. Für diesen Fall läuft der folgende Vorgang ab:

SIN1 (4) Der Vorgang ist ähnlich dem in Figur 10 beschriebenen Vorgang, d.h.

- das T-Kippglied ist in einem neuen Zustand;

- der Wert 128 wird in der Reihe 0 der zweiten Speichereinheit RAM eingeschrieben, so daß ein Übertragbit in der

Speicherzelle RAMC07 vorliegt.

SIN0C5) Aufgrund der Änderung des Eingangssignals IN0 wird der Ausgang des Exk lusiv-ODER Gatters EOG zu 1 und der Wert des T-Kippgliedes TFFg und diese 1 wird in der bi

stabilen Kippstufe MSFF am Ende dieses Zeitinterva 11 s abgespeichert, so daß Q = 0 i st.

SIN1(5) Während diesem Zeitintervall wird eine zu dem Inhalt 111110 3 der Reihe

0 der ersten Speichereinheit ROM addiert und d as-Ergebnis 11111 0^; 1 ο der wird in der Reihe 0 der zwei ten Speieher-, einheit RAM abgespeichert. Mit dem Ab^- speichern des Wertes A25 befindet man sich

wieder unter den gLeichen Bedingungen wie in Figur 10. Wenn die Tatsache, daß die Entprellzeit abgelaufen ist, nicht durch das Übertragbit 1 festgehalten wird, läuft der obige Vorgang für Q = 1 weiter,

so' daß während den folgenden Zeitinter-

vallen Einsen zu dem Wert 128 addiert werden, bis der gleiche Endwert erreicht würde. Somit würde anstelle einer Entprellzeit von 8ms eine auf 128 χ 2 χ 2 = 512 ms erweiterete Entprellzeit gezählt.

Claims

1. SignaLerkennungssy st em zum Erzeugen eines Ausgangssi gna Lzustandes in Abhängigkeit von einem Eingangssi gna L zust and falls der EingangssignaIzustand wenigstens während eines vorgegebenen ZeitintervaLLes anliegt, wobei das Signalerkennungssystem eine Einheit zum periodischen Abtasten des Eingangssignalzsutandes, eine erste Speichereinheit zum Abspeichern eines dem vorgegebenen Zeitintervall entsprechenden Anfangswertes, eine zweite Speichereinheit zum Abspeichern eines Wertes, der der Anzahl von Zeiteinheiten entspricht, die seit der Erkennung eines Unterschiedes zwischen einem Eingangs- und einem Ausgangs si sgna I zust and gezählt wurden, eine dritte Speichereinheit zum Abspeichern des Ausgangssignalzsutandes und eine Verarbeitungseinheit aufweist zum. übertragen des Anfangswert es von der ersten Speichereinheit zu der zweiten Spei cherei nhei t falls kein Unte rs ch i ed ·.- e rkannt würde,, zum-Abändern des,iη der zweite.n Sp.eichere.inhe.it ab g es ρ e i c he r t en- We r t e s jedesmal dann> wenn ein Unterschiederkannt wurde und zwar solange bis die Anzahl von Zeiteinheiten gezählt wurden, die dem vorgegebenen Zeitintervall entsprechen und zum anschließenden Wechseln des Ausgangssigna Izustandes in der dritten Speichereinheit,

dadurch gekennzeichnet,

daß in die erste Speichereinheit (ROM) nur ein einziger Anfangswert für alle Zustände des Eingangssigna les abgespeichert wird und daß durch die Verarbeitungseinheit die Abänderung in der zweiten Speichereinheit (RAM) u π abhängig von der ersten Speichereinheit (ROM) durchgeführt wird.

2. SignaIerkennungssystem nach Punkt 1, dadurch gekennzeichnet, daß es eine Addiereinheit (HA) aufweist, deren Summenausgang (S") mit einem Eingang der zweiten Speichereinheit (RAM) verbunden ist und daß es ein Exklusiv-ODER Gatter (EOG) enthält, durch das die Eingangs- und Ausgangs signa I zustände verglichen werden und im Falle eines erkannten Unterschiedes einen Ausgang der zweiten Speichereinheit (RAM) mit der Addiereinheit (HA) verbunden wird über die dann ein Eins-Wert zu dem in der zweiten Speichereinheit (RAM) abgespeicherten Wert addiert und der Sümmenwert in der zweiten Speichereinheit (RAM) abgespeichert wird.

3. SignaIerekennungssystem nach Punkt 2, dadurch gekennzeichnet, daß für den Fall, daß die durch das Exklusiv-ODER Gatter (EOG) verglichenen Eingangs- und Ausgangssignalzustände als unterschiedlich erkannt.wurden, nachdem der Ausgangs signalzustand gerade in der dritten Speichereinheit (MEM) gewechselt wurde, durch die Addiereinheit (HA) eiη Nu I l-Wert zu dem Anfangswert der ersten Speichereinheit (ROM) addiert und der Summenwert in der zweiten Speichereinheit (RAM) abgespeichert wird.

3. Dezember 1984

Erfindungsanspruch

4. Signalerkennungssys tem'nach Punkt 2, dadurch gekennzeichnet, daß für den Fall, daß die durch das Exklusiv-ODER Gatter (EOG) verglichene Eingangs- und Ausgangssignalzustände gleich sind, durch die Addiereinheit (HA)

ein NuLL-Wert zu dem Anfangswert der ersten Speichereinheit (ROM) addiert und der Summenwert in der.zweiten Speichereinheit (RAM) abgespeichert wird.

5. SignaLerkennungssystem nach Punkt 1, dadurch gekennzeichnet, daß die Verarbeitungseinhe.it eine vierte Speichereinheit (RAMC07/77) zum Abspeichern eines Steuerbits CP) enthält, das in Abhängigkeit des in der zweiten Speichereinheit (RAM) abgespeicherten Wertes gesetzt oder nicht gesetzt wird, wenn das vorgegebene ZeitintervaLL erreicht bzw. nicht erreicht wird.

6. SignaLerkennungssystem nach Punkt 3, 4 und 5, dadurch gekennzeichnet, cfaß die Addiereinheit (HA) einen ersten Addiereingang (A1) , einen zweiten Addiereihgang (A2) und einen Übertragausgang . (C) aufweist, daß Ausgänge der ersten und zweiten Speichereinheit (ROM, RAM) an den ersten Addiereingang (A1) über erste SrhaltgLieder ' (S70/S76) bzw. zweite Schaltglieder (S30/S36) angeschlossen sind und mitteLs eines ersten SteuersignaLs Q' P komplementär gesteuert werden, wobei durch P das Steuerbit (P) und durch Q das verzögerte AusgangssignaL des Ex k Lusi v-ODER Gatters (EOG) dargestellt werden und daß der Übertragausgang (C) und der Ausgang des Exklusiv-ODER Gatters (EOG) über ein drittes Schaltglied (0R1, NANDD an den zweiten Addiereingang (A2) angeschlossen sind und an seinem Ausgang ein zweites Steuersignal C + Q;· SB0 erzeuqt wird, wobei durch C das an dem übertragausgang- (Γ) anliegende Übertragsignal und durch SB0 ein erstes Zeitablaufsignal dargestellt wird.

7. SignaLerkennungssystem nach Punkt 6, dadurch gekennzeichnet, daß die dritte Speichereinheit (MEM) aus T-KippgIiederη (TFF0/7) zusammengesetzt und durch ein mittels eines vierten Schaltgliedes (NOR2) gebildeten

gebildeten dritten Steuersignals C · W · SB6 gesteuert wird, wobei durch W ein Schreibsignal und durch SB6 ein zweites Zeitab lauf signaI dargestellt wird.

8. Signa lerkennungssystem'nach Punkt 6, dadurch gekennzeichnet, daß der Ausgang des Exk lusiv-ODER Gatters (EOG) an einen Eingang einer bistabilen Kippstufe (MSFF) angeschlossen ist, wobei durch die bistabile Kippstufe (MSFF) das verzögerte Ausgangssignal Q erzeugt wird.

9. Signalerkennungssystem nach Punkt 1, dadurch gekennzeichnet, daß ein erster Multiplexer (MUX1) an Signaleingänge (IN0/7) des Signalerkennungssystems, an denen die EingangssignaIzustände angelegt werden, angeschlossen ist, daß Eingänge eines zweiten Multiplexers (MUX2) an entsprechende Ausgänge einer Vielzahl von d ritten Spei ehereinheiten (TFF0/7) angeschlossen sind und daß Ausgänge des ersten Multiplexers (MUX1) und des zweiten Multiplexers (MUX2) entsprechend mit Eingängen eines Exk I usiv-ODER Gatters (EOG) verbunden sind.

10. Signalerkennungssystem nach Punkt 5 und 9, dadurch gekennzeichnet, daß durch das Signalerkennungssystem Erzeugen einer Vielzahl von Ausgangssignalzuständen in Abhängigkeit von Eingangssignalzuständen jeder in der ersten Speichereinheit (ROM) und der zweiten Speichereinheit (RAM) abzuspeichernde Wert in Form einer Vielzahl von Bits abgespeichert wird, daß das Signalerkennungssystem eine Zeitgeberschaltung (PS, CR, DECt/2) aufweist, durch die eine Vielzahl von aufeinanderfolgenden Zeitinterva I signa Ie (SIN0/7) erzeugt und zu entsprechenden Zeitintervallen der Eingangssignalzustände zugeordnet werden und durch die der erste Multiplexer (MUX1) und der zweite Multiplexer (MUX2) gesteuert werden und daß

durch die Zeitgeberschaltung (PS, CR, DEC1/2) für jedes Zeitinterva 11 signa I (SIN0/7) .eine Reihe aufeinanderfolgender BittaktsignaLe (SB0/7) erzeugt werden, die zu entsprechenden Bits der abgespeicherten Werte und dem Steuerbit (P) zugeordnet werden.

11. Signalerkennungssstem nach Punkt 7 und 10, dadurch gekennzeichnet, daß die Addiereinheit (HA) einen 1-Bit Addierer aufweist, durch den ein Null-Wert oder ein Eins-Wert zu den in der ersten Speichereinheit (ROM) und der zweiten Speichereinheit (RAM) abgespeicherten Werten addiert wird, daß das erste Zeitab I aufsigna I (SB0) und das zweite Zeitablaufsignal (SB6) dem ersten Bittaktsignal (SB0) bw. dem vorletzten Bittaktsigna I (SB6) in jeder der Reihe aufeinanderfolgender Bittaktsignale (SB0/7) entsprechen und dem ersten Bit bzw. dem letzten Bit jedes der in der ersten Speichereinheit (ROM) und der zweiten Speichereinheit (RAM) abgespeicherten Werte

zugeordnet werden und daß das letzte Bittaktsignal (S B 7) in jeder Reihe der aufeinanderfolgenden Bittaktsignale (SB0/7) dem Steuerbit (P) zugeordnet wird.

12. Signalerkennungssystem nach Punkt 11, dadurch gekennzeichnet, daß für di e Zeitdauer des. letzten B it taktsigna les (SB7) ein Nu I l-Wert an den ersten Addiereingang (A1) der Addiereinheit (HA) angelegt wird.

13. Signalerkennungssystem nach Punkt 1, dadurch gekennzeichnet, daß es eine Steuereinheit (HTC) aufweist, die mit der ersten Speichereinheit (ROM) zum Abändern der dort gespeicherten Anfangswerte verbunden ist.

14. Signalerkennungssystem nach Punkt 7 und 9, d a durch gekennzeichnet, daß das T-KippgIied (TFF0/7) eine.

erste Kaskadenschaltung aus einem ersten Schalter (S86) einem zweiten Schalter (S87), einem ersten Inverter (16), einem zweiten Inverter (17), einem dritten Schalter (S89) und einem dritten Inverter (18), sowie eine zweite Kaskadenscha Itung aus dem ersten Inverter (16), dem zweiten Inverter (17) und einem vierten Schalter (S88) aufweist, daß der V.erbindungspunkt des ersten Inverters (16) und des zweiten Inverters (17) den Ausgang des T-Kippg I iedes (TFF0/7) bildet, daß der erste Schalter (S86) durch ein entsprechend zugeordnetes Zeitinterva I Isigna I (SIN0/7) gesteuert wird, daß der zweite Schalter (S87) durch ein Ausgangssignal des vierten Schaltgliedes (N0R2) gesteuert wird und daß der dritte Schalter (S89) und der vierte Schalter (S88) durch ein Lesesignal (R) gesteuert werden.

15. Signa I erkennungssy st em nach Punkt 8 und 11, dadurch gekennzeichnet, daß die bistabile Kippstufe (MSFF) aus einem Master-Slave-KippgIied besteht, das eine Kaskadenschaltung aus einem vierten Inverter (19), einem fünften Inverter (110), und einem fünften.Schalter (592^sOWIe eine Kaskadenschaltung aus einem sechsten Inverter (111) einem siebten Inverter (112) und einem sechsten Schalter (S93) enthält, daß ein Dateneingang (1¹) der bistabilen Kippstufe (MSFF) mit deren Datenausgang (2¹) über' eine Kaskadenschaltung aus einem siebten Schalter (S90), dem vierten Inverter (19), dem fünften Inverter (110), einem achten Schalter (S91) und dem sechsten Inverter (111) verbunden ist, daß der sechste Schalter (S93) und der siebte Schalter (S90) durch ein viertes Steuersignal (A) gesteuert werden, welches für die Zeitdauer der letzten· Bittaktsigna les (SB7) und des ersten Bittaktsignales (SBC!) abgeschaltet ist und daß der fünfte Schalter (S92) und der achte Schalter (S91) durch ein

fünftes Steuersignal (B) gesteuert werden, welches beginnend mit dem Ende des Letzten Bittaktsigna les (SB7) für die Zeitdauer eines Bittaktes eingeschaltet ist.

16. Signalerkennungssystem nach Punkt 10, dadurch gekennzeichnet, daß jede Speicherzelle der zweiten Speichereinheit (RAM) eine Schleife aus einer Kaskadenschaltung von einem achten Inverter (113), einem neunten Inverter (114) und einemneunten Schalter (S97) aufweist, daß ein Dateneingang (3¹) der Speicherzelle über eine Kaskadenschaltung aus einem zehnten Schalter (S94), einem eLften Schalter CS95), dem achten Inverter (113) dem neunten Inverter (114) und einem zwölften Schalter (S96) mit einem Datenausgang (4¹) der Speicherzelle verbunden ist, daß der elfte Schalter (S95) und der zwölfte Schalter (S96) durch ein entsprechendes Zei t i nterv.a I lsi gna I (SIN0/7) gesteuert wird, daß der neunte Schalter (S97) durch ein Lesesignal (R) jedes BittaktsignaLes (SB0/7) gesteuert wird und daß der zwölfte Schalter (S94) durch ein gegen Ende jedes Bittaktsignales (SB0/7) auftretendes Schreibsignal (W) gesteuertwird.

17. Signalerkennungssystem nach Punkt 1, dadurch gekennzeichnet, daß die Ei ng a ng s"s i gna !zustände den auf einer Fernmeldeleitung auftretenden Zustände ent sprechen,

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