DD214046A1 - Schaltungsanordnung eines synchronen 3:1-frequenzteilers - Google Patents

Abstract

Ziel und Aufgabe der Erfindung ist es, eine Schaltungsanordnung eines synchronen 3:1-Frequenzteilers zu schaffen, die sowohl mit dem geringst moeglichen Bauelementeaufwand realisiert werden kann, als auch hohen Stoerfestigkeitsanspruechen genuegt. Ferner soll durch die Realisierung als Synchron-Frequenzteiler die Zaehlfrequenz moeglichst hoch sein. Dies wird erfindungsgemaess dadurch erreicht, dass als Speicherelemente ausschliesslich zwei D-Flip-Flops vorhanden sind, bei denen die Takteingaenge in bekannter Weise zusammengeschaltet sind und ihr Verbindungspunkt gleichzeitig den Eingang des Frequenzteilers darstellt, und dass der Ausgang (4) des ersten D-Flip-Flops (2) verbunden ist und der negierte Ausgang (7) des zweiten D-Flip-Flops (2) an den D-Eingang des ersten D-Flip-Flops (1) gefuehrt ist und dass vorzugsweise der Ausgang (4) oder der negierte Ausgang (6) des ersten D-Flip-Flops (1) auch den Ausgang (5) des 3:1-Frequenzteilers darstellt. Die Erfindung ist besonders fuer die Frequenzaufbereitung von TF- und PCM-Systemen sowie fuer Geraete der Datenverarbeitung und Datenuebertragung sowie fuer Messgeraete geeignet.

Description

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Titel der Erfindung

Schaltungsanordnung eines synchronen 3 !!-Frequenzteilers

Anvvendunqsqsbiet aer Erfindung

Die Erfindung betrifft eine Schaltungsanordnung eines synchronen 3:1-Frequenzteilers, der besonders bei der Frequenzaufbereitung von Trägerfrequenz- und FCM-Systemen sowie _in von Meßgeräten und Geräten für die Datenverarbeitung und Datenübertragung geeignet ist.

Charakteristik der bekannten technischen Lösungen

Synchrone Frequenzteiler mit dem Teilerverhältnis von 3:1 sind allgemein bekannt und.in den vielfältigsten Formen realisiert worden. Die ökonomischste Realisierungsform ist von H. Kühne in der Zeitschrift "Funkamateur" Nr. 11/1974, S. 543 ff. sowie von Kühn - Schmied im "Handbuch Integrierte Schaltkreise", VE3 Verlag Technik Berlin 1979, Kapitel 12, beschrieben und verwendet zur Realisierung D-K-Master-Slave-Flip-Flops. Alle bekannten Realisierungen mit D-Flip-Flops benutzen zusätzliche Logikgatter zur Bereitstellung der erforderlichen Rückführungsbedingung. Nachteilig bei dieser Lösung ist einmal der relativ hohe 3auelementeaufwand für

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die Realisierung der Rückführung bei Verwendung von D-Flip-Flops bzw. die geringere Störsicherheit der D- und K-Eingänge gegenüber Zustandsänderungen während der Takthochphase, die in ungünstigen Fällen aufwendige Zusatzmaßnahmen zur Störunterdrückung notwendig macht bei Verwendung von 3-K-Master-Slave-Flip-Flops.

Ziel der Erfindung

Ziel der Erfindung ist ein synchroner 3:1-Frequenzteiler, der sowohl ökonomisch realisiert werden kann, das heißt mit dem geringst möglichen Bauelementeaufwand, als auch den Ansprüchen einer hohen Störfestigkeit genügt und mit dem sich eine hohe Zählfrequenz erreichen läßt.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zu Grunde, eine Schaltungsanordnung eines synchronen 3:1-Frequenzteilers zu schaffen, der die relativ geringe Störfestigkeit, die den 3-K-Master-Slave-Flip-Flops zu eigen ist, erhöht und die Zusatzlogik für die Rückführungsbedingungen, wie sie bisher beim Einsatz von D-Flip-Flops nötig war, einspart. Ferner soll durch die erfindungsgemäße Schaltungsanordnung die obere Grenzfre-

quenz des Frequenzteilers auf einen maximalen Wert gebracht werden.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß als Speicherelemente ausschließlich zwei D-Flip-Flops vorhanden sind, bei denen die Takteingänge in bekannter Weise zusatnmengeschaltet sind und ihr Verbindungspunkt gleichzeitig den Eingang des 3 !!-Frequenzteilers darstellt, und daß der Ausgang des ersten D-Flip-Flops an den D-Eingang und den Rückstelleingang des zweiten D-Flip-Flops angeschlossen und der negierte Ausgang des zweiten D-Flip-Flops mit dem D-Eingang

des ersten D-Flip-Flops verbunden sind. Eine dem Frequenzteiler zugeführte positive Flanke des Eingangssignals setzt den ersten Speicher in die Arbeitslage, die zweite Taktflanke setzt auch den zweiten Speicher, während der erste noch gesetzt bleibt. Die dritte positive Taktflanke stellt den ersten Speicher zurück und als Folge dessen über den Rückstelleingang des zweiten Speichers auch diesen, da der Rückstelleingang dominierend wirkt. Die nächste positive Flanke des Eingangssignals setzt wieder den ersten Speicher, der zweite Speicher bleibt noch zurückgesetzt. Die jetzt folgende positive Flanke des Eingangssignals setzt nun den zweiten Speicher, wobei der erste noch gesetzt bleibt usw..

Wie zu ersehen ist, ergibt sich somit eine Frequenzteilung von 3:1, wobei man vorteilhafterweise den Ausgang oder negierten Ausgang des ersten D-Flip-Flops als Ausgang des 3:1-Frequenzteilers verwendet, da er mit weniger Systemjitter behaftet ist als die Ausgänge des zweiten D-Flip-Flops. Prinzipiell ist es aber möglich, jeden beliebigen Ausgang der beiden D-Flip-Flops als Ausgang des 3 !!-Frequenzteilers zu benutzen. Die Funktionstüchtigkeit der erfindungsgemäßen Schaltungsanordnung ist gewährleistet, da der Rückstelleingang eine Taktperiode vor dem neuerlichen Setzen des zweiten Speichers wieder auf Hochpotential geht und somit das Setzen des zweiten Speichers ermöglicht.

Ausführunqsbeispiel

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. In der zugehörigen Zeichnung zeigen:

Fig. 1: Schaltungsanordnung eines erfindungsgemäßen synchronen 3:1-Frequenzteilers Fig. 2: Impulsablaufplan des 3:1-Frequenzteilers

In Fig. 1 ist die Schaltungsanordnung des erfindungsgeraäßen synchronen 3:1-Frequenzteilers dargestellt, welcher aus zwei D-Flip-Flops 1; 2 besteht, deren Takteingänge C zur Gewährleistung des Synchronbetriebes des Frequenzteilers in bekannter Weise zusammengeschaltet sind. Dieser Verbindungspunkt ist gleichzeitig der Eingang 3 der Schaltungsanordnung. Weiterhin ist der Ausgang 4 des ersten D-Flip-Flops 1 mit dem D- und R-Eingang des zweiten D-Flip-Flops 2 verbunden und stellt gleichzeitig den Ausgang 5 des 3:1-Frequenzteilers dar. Es kann aber auch jeder beliebige Ausgang der D-Flip-Flops 1; 2, z. B. der negierte Ausgang 6 des ersten D-Flip-Flops 1, als Ausgang des 3 !!-Frequenzteilers verwendet werden. Der negierte Ausgang 7 des zweiten D-Flip-Flops 2 ist mit dem D-Eingang des ersten D-Flip-Flops i verbunden, Die Schaltungsanordnung wird mit der Eingangsimpulsfolge f,_. an ihrem Eingang 3 gespeist. Die dabei am Ausgang 5 des 3:1-Frequenzteilers erscheinende Ausgangsimpulsfolge f. weist folgenden Zusammenhang auf:

f

Ein

^fAus ¹

In Fig. 2 ist der Impulsablaufplan der erfindungsgemäßen Schaltungsanordnung des synchronen 3:1-Frequenzteilers dargestellt. Dabei zeigt f_. die Eingangsimpulsfolge, f.

die Ausgangsimpulsfolge und f die Impulsfolge am negierten Ausgang 7 des zweiten D-Flip-Flops 2. Die positiven Taktflanken der Eingangsimpulsfolge f _. sind mit Tl bis T8 gekennzeichnet. Aus Fig. 2 ist somit die Wirkungsweise des 3 :1-Frequenzteilers zu ersehen.

Claims (2)

- 5 Erfindunqsanspruch

1. Schaltungsanordnung eines synchronen 3:1-Frequenzteilers, gekennzeichnet dadurch, daß als Speicherelemente ausschließlich zwei D-Flip-Flops vorhanden sind, deren Takteingänge (C) in bekannter Weise zusasntnengeschaltet sind und ihr Verbindungspunkt gleichzeitig den Eingang (3) des 3:1-Frequenzteilers darstellt, und daß der Ausgang (4) des ersten D-Flip-Flops (1) mit dem D- und R-Eingang des zweiten D-Flip-Flops (2) verbunden ist und der negierte Ausgang (7) des zweiten D-Flip-Flops (2) an den D-Eingang des ersten D-Flip-Flops (1) geführt ist und daß vorzugsweise der Ausgang (4) oder der negierte Ausgang (5) des ersten D-Flip-Flops (1) auch den Ausgang (5) des 3 :1-Frequenzteilers darstellt.

2. Schaltungsanordnung nach Punkt 1, gekennzeichnet dadurch, daß Jeder beliebige Ausgang der D-Flip-Flops (1, 2) wahlweise als Ausgang (5) des 3 !!-Frequenzteilers dient.

Hierzu 1 Blatt Zeichnuna