DD214506A1 - Schaltungsanordnung eines synchronen 5:1-frequenzteilers - Google Patents

Abstract

Ziel und Aufgabe der Erfindung ist es, eine Schaltungsanordnung eines synchronen 5:1-Frequenzteilers zu schaffen, die sowohl mit dem geringst moeglichen Bauelementeaufwand realisiert werden kann, als auch hohen Stoerfestigkeitsanspruechen genuegt. Ferner soll durch die Realisierung als Synchron-Frequenzteiler die Zaehlfrequenz moeglichst hoch sein. Dies wird erfindungsgemaess dadurch erreicht, dass als Speicherelemente ausschliesslich drei D-Flip-Flops verwendet werden, bei denen die Takteingaenge in bekannter Weise zusammengeschaltet sind und ihr Verbindungspunkt gleichzeitig den Eingang des Frequenzteilers darstellt, und dass der negierte Ausgang (5) des ersten D-Flip-Flops (1) mit dem D-Eingang und dem Rueckstelleingang des zweiten D-Flip-Flops (2),der Ausgang (6) des zweiten D-Flip-Flops (2) mit dem D-Eingang des dritten D-Flip-Flops (3) und der Ausgang (7) des dritten D-Flip-Flops (3) mit dem D-Eingang des ersten D-Flip-Flops (1) verbunden sind. Der 5:1-Frequenzteiler kann mit Vorteil auf dem umfangreichen Gebiet der Frequenzaufbereitungstechnik, besonders bei der Traegererzeugung der TF-Technik und der Frequenerzeugung von PCM-Systemen sowie bei Messgeraeten und Geraeten der Datenverarbeitung und-uebertragung zum Einsatz kommen.

Description

Titel der Erfindung

Schaltungsanordnung eines synchronen 5:1-Frequenzteilers Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung eines synchronen 5:1-Frequenzteilers, der auf dem umfangreichen Gebiet der Frequenzaufbereitungstechnik zum Einsatz kommen kann. Besonders bei der Trägererzeugung der TF-Technik und bei der Frequenzerzeugung von PCM-Systemen sowie bei Meßgeräten und Geräten der Datenverarbeitung und Datenübertragung ist der Frequenzteiler geeignet.

Charakteristik der bekannten technischen Lösungen

Realisierungen synchroner Frequenzteiler mit dem Teilerverhältnis von 5:1 sind in vielfältiger Form bekannt. In der Zeitschrift "Funkamateur" Nr. 11/1974, S. 543 ff. und im "Handbuch Integrierte Schaltkreise" von Kühn-Schmied, VEB Verlag Technik*3erlin 1979, Kapitel 12, sind Realisierungsvorschläge angeführt, deren Aufwendungen ökonomisch sind und ausschließlich O-K-Master-Slave-Flip-Flops verwenden. Seltener sind 5:1-Frequenzteilerschaltungen mit D-Flip-Flops vorzufinden, die alle zusätzliche Logikgatter zur Bereitstellung der erforderlichen Rückführungsbedingungen

benötigen. Der Nachteil dieser Lösungen besteht im erhöhten Aufwand für die Realisierung der Rückführung im Falle des Einsatzes von D-Flip-Flops. Ferner sind Synchronteiler, die nach dem Oohnsonzählerprinzip arbeiten, mit D-Flip-Flops für Teilungsfaktoren (2n-l):1 für η ^ 2 bisher nicht realisierbar. Wird der Teiler mit 3-K-Master-Slave-Flip-Flops realisiert, muß man den Nachteil der geringeren Störsicherheit in Kauf nehmen und im Fall des Synchronteilers mit D-Flip-Flops zusätzlichen Verdrahtungs- und Verknüpfungsaufwand.

Ziel der Erfindung

Ziel der Erfindung ist es, die Realisierung der erfindungsgemäßen Schaltungsanordnung mit den geringstmöglichen Bauelementeaufwand bei höher Störfestigkeit zu erreichen und eine hohe Zählfrequenz zu erzielen.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zu Grunde, eine Schaltungsanordnung eines synchronen 5:1-Frequenzteilers zu schaffen, der die relativ geringe Störfestigkeit, die den O-K-Master-Slave-Flip-Flops zu eigen ist, erhöht und die Zusatzlogik für die Rückführungsbedingungen, wie sie bisher beim Einsatz von D-Flip-Flops nötig war, einspart. Ferner soll durch die erfindungsgemäße Schaltungsanordnung die obere Grenzfrequenz des Frequenzteilers auf einen maximalen Wert gebracht werden.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß als Speicherelemente ausschließlich drei D-Flip-Flops vorhanden

sind, bei denen die Takteingänge in bekannter Weise zusammengeschaltet sind und ihr Verbindungspunkt gleichzeitig den Eingang des 5:1-Frequenzteilers darstellt, und daß der negierte Ausgang des ersten D-Flip-Flops mit dem D-Eingang und dem Rückstelleingang des zweiten D-Flip-Flops, der Ausgang des zweiten D-Flip-Flops mit dem D-Eingang des dritten D-Flip-Flops und der Ausgang des dritten D-Flip-Flops mit dem D-Eingang des ersten D-Flip-Flops verbunden sind. Eine dem 5:1-Frequenzteiler zugeführte positive Flanke des Eingangssignals setzt den zweiten Speicher in Arbeitslage, die zweite Taktflanke setzt den dritten Speicher in Arbeitslage, der zweite Speicher verbleibt noch in Arbeitslage, die dritte Flanke setzt den ersten Speicher und somit wird über den Rückstelleingang des zweiten D-Flip-Flops auch dieser zurückgesetzt. Der dritte Speicher bleibt noch in Ärbeitslage. Mit der vierten Flanke wird nunmehr der dritte D-Flip-Flop zurückgesetzt, der erste D-Flip-Flop bleibt gesetzt, der zweite bleibt zurückgesetzt. Die fünfte positive Flanke des Eingangssignals setzt den ersten Speicher zurück, die anderen beiden D-Flip-Flops bleiben zurückgesetzt, so daß damit die Ausgangsstellung wieder erreicht ist. Somit ergibt sich eine 5:1-Frequenzteilung,

Vorteilhafterweise verwendet man als Ausgang des 5:1-Frequenzteilers entweder den Ausgang bzw. den negierten Ausgang des ersten oder dritten D-Flip-Flops, da die Ausgänge des zweiten D-Flip-Flops mit größerem Systemjitter behaftet sind. Die Funktionstüchtigkeit der erfindungsgemäßen Schaltung ist jederzeit gewährleistet, da der Rückstelleingang des zweiten D-Flip-Flops eine Taktperiode vor dem erneuten Setzen wieder auf Hochpotential geht und alle unerwünschten Einschaltkorabinationen sich von selbst nach einer Taktperiode korrigieren.

- 4 Ausführungsbeispiel

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden» In der zugehörigen Zeichnung zeigen: 5

Fig. !Schaltungsanordnung eines erfindungsgemäßen 5:1-

Frequenzteilers Fig. 2:Impulsablaufplan des 5 :1-Frequenzteilers

Der 5 .'!-Frequenzteiler gemäß Fig. 1 besteht aus drei D-Flxp-Flops 1; 2; 3, bei denen die Takteingänge C in bekannter Weise parallelgeschaltet sind und ihr Verbindungspunkt gleichzeitig den Eingang 4 des 5:1-Frequenzteilers darstellt. An diesem Eingang 4 liegt die Eingangsimpulsfolge fp-_ an. Der negierte Ausgang 5 des ersten D-Flip-Flops 1 ist mit dem D- und R-Eingang des zweiten D-Flip-Flops 2 und dessen Ausgang mit dem D-Eingang des dritten D-Flip-Flops 3 verbunden. Der Ausgang 7 des dritten D-Flip-Flops 3 ist an den D-Eingang des ersten D-Flip-Flops 1 angeschlossen. Dieser Ausgang stellt auch gleichzeitig den Ausgang 8 des synchronen 5:1-Frequenzteilers dar, an dem die Ausgangsimpulsfolge f_Aus entnehmbar ist. Es kann aber auch jeder beliebige Ausgang der D-Flip-Flops 1; 2; 3, z. B. der Ausgang 9 des ersten D-Flip-Flops 1 oder der negierte Ausgang 10 des dritten D-Flip-Flops 3, als Ausgang 8 des 5!!-Frequenzteilers verwendet werden. Zwischen den beiden Impulsfolgen f_£-_n und f_f. besteht folgender Zusammenhang:

AU S

^fEin

Aus

en

In Fig. 2 ist der Impulsablaufplan der erfindungsgemäß Schaltungsanordnung des synchronen 5:1-Frequenzteilers

gestellt. Dabei zeigt fp-_n die Eingangsimpulsfolge, f. die Ausgangsimpulsfolge, f die Impulsfolge am negierten Ausgang 5 des ersten D-Flip-Flops 1 und f die Impulsfolge am Ausgang 6 des zweiten D-Flip-Flops 2. Die positiven Flanken des Eingangssignals f-. sind mit Tl bis TlO gekennzeichnet. Die Wirkungsweise des synchronen 5:1-Frequenzteilers ist aus Fig. 2 zu ersehen.

Claims (2)

- 6 Erfindungsanspruch

1. Schaltungsanordnung eines synchronen 5:1-Frequenzteilers, gekennzeichnet dadurch, daß als Speicherelemente ausschließlich drei D-Flip-Flops vorhanden sind, deren Takteingänge (C) in bekannter Weise zusaratnengeschaltet sind und ihr Verbindungspunkt gleichzeitig den Eingang (4) des 5:1-Frequenzteilers darstellt, und daß der negierte Ausgang (5) des ersten D-Flip-Flops (1) mit dem D- und R-

^q Eingang des zweiten D-Flip-Flops (2) verbunden ist, der Ausgang (6) des zweiten D-Flip-Flops (2) an den D-Eingang des dritten D-Flip-Flops (3) führt und der Ausgang (7) des dritten D-Flip-Flops (3) an den D-Eingang des ersten D-Flip-Flops (1) angeschlossen ist, wobei vorzugsweise einer der Ausgänge (7; 9) bzw. der negierten Ausgänge (5; 10) des ersten D-Flip-Flops (1) oder des dritten D-Flip-Flops (3) auch Ausgang (8) des synchronen 5:1-Frequenzteilers ist.

2. Schaltungsanordnung nach Punkt 1, gekennzeichnet dadurch, daß jeder beliebige Ausgang der D-Flip-Flops (1; 2; 3) wahlweise als Ausgang (8) des synchronen 5 :1-Frequenzteilers dient.

Hierzu 1 Blatt Zeichnung