DD231465A1

DD231465A1 - Master-slave-flip-flop-schaltung

Info

Publication number: DD231465A1
Application number: DD26838284A
Authority: DD
Inventors: Wolfgang Arndt; Michael Gieseler; Manfred Sorst
Original assignee: Mikroelektronik Zt Forsch Tech
Priority date: 1984-10-15
Filing date: 1984-10-15
Publication date: 1985-12-24

Abstract

Die Erfindung betrifft eine Master-Slave-Flip-Flop-Schaltung, die in logischen Schaltungen wie Gate Arrays, Prozessoren oder Controllerschaltungen, die mit Hilfe des LSSD-Prinzips arbeiten, zur Anwendung kommen kann. Ziel und Aufgabe der Erfindung ist es, eine Schaltung zu schaffen, die in unterschiedlichen Betriebsarten verschiedene Funktionen erfuellt, mit einem Einphasentakt arbeitet und bei der die im Arbeitsmodus gespeicherten Daten nicht verloren gehen. Erfindungsgemaess beinhaltet die Schaltung eine Eingangslogik, einen Master-Flip-Flop, eine Verknuepfungslogik und Slave-Flip-Flops, die in einer Kette geschaltet sind. Die Schaltung arbeitet im Arbeitsmodus als JK-Flip-Flop und im Schiebemodus als Schieberegister. Figur

Description

Master-Slave-Flip-Flop-Schaltung Anwendungsgebiet der Erfindung

<-N . Die Erfindung betrifft eine Master-Slave-Flip-Plop-Schaltung, die in komplexen logischen Schaltungen, wie Gate Arrays, Prozessoren oder Controllerschaltungen, die mit Hilfe des LSSD-Prinzips arbeiten, zur Anwendung kommen kann·

Charakteristik der bekannten Lösungen

Es ist bekannt, daß zur Testung von Schaltkreisen mit sequentiellen Anteilen, insbesondere für Gate-Arrays, das LSSD-Prinzip zur Anwendung kommt. Dazu ist es notwendig, daß alle im System vorhandenen Flip-Flops für den Fall der Testung als Shifterkette geschaltet werden. ( ,/ Im für die Anwendung interessanten Falle sind diese Flip-Flops gleichberechtigter Bestandteil der Logik. Bei bekannten technischen Lösungen z.B. in DD-WP 203 080/7 erfolgen Testung und Arbeitsmodus mit verschiedenen Takten, wobei die während des Arbeitsmodus entstandene Information verloren geht.

Ziel der Erfindung

Das Ziel der Erfindung ist eine Master-Slave-Flip-Flop-Schaltung, die in unterschiedlichen Betriebsarten ver-

oo «eo

schiedene Funktionen erfüllt, mit geringem Schaltungsaufwand realisiert werden kann und rationell arbeitet·

Darlegung des Wesens der Erfindung

Der .Erfindung liegt die Aufgabe zugrunde, eine Master-Slave-Flip-Flop-Schaltung zu schaffen, bei der "nur ein Einphasentakt verwendet wird, indem der Master und die Slaves mit unterschiedlichen Taktzuständen aktiviert werden und die eine Umschaltung über Steuersignale in unterschiedliche Betriebsarten zuläßt, ohne daß die im Arbeitsmodus gespeicherten Daten verloren gehen. Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß der Eingang eines ersten ODER-Gliedes mit dem negierten ersten Vorbereitungseingang und dessen zweiter Eingang über einen ersten Negator mit dem negierten Rücksetzsignal verbunden ist. Ein zweites ODER-Glied ist eingangsseitig mit dem negierten zweiten Torbereitungseingang und über einen zweiten Negator mit dem negierten Setzsignal verbunden. Ein erstes NAND-Glied ist eingangsseitig mit dem Ausgang des ersten ODER-Gliedes und dem negierten Setzsignal und ein zweites NAND-Glied ist eingangsseitig mit dem Ausgang des zweiten ODER-Gliedes und dem negierten Rücksetzsignal verbunden. Weiterhin weist das erste NAND-Glied eine ausgangsseitige Verbindung zu einem ersten UND-Glied auf, welches eingangsseitig außerdem mit dem negierten Steuersignal verbunden ist. Der Ausgang des zweiten NAND-Gliedes ist mit dem ersten Eingang eines zweiten UND-Gliedes verschaltet, dessen zweiter Eingang mit dem negierten Steuersignal eine Verbindung aufweist. Sin drittes UND-Glied ist eingangsseitig mit dem Steuersignal und dem negierten Eingangssignal verbunden.

Das zweite und dritte UND-Glied weisen ausgangsseitig eine Verbindung zu einem dritten ODER-Glied auf, dessen Ausgang mit dem ersten Eingang eines vierten UND-Gliedes

verbunden ist, welches eingangsseitig außerdem mit dem Taktsignal verschaltet ist. Sin fünftes UND-Glied ist eingangsseitig mit dem Steuersignal und dem Eingangssignal verbunden. Das erste und fünfte UUD-Glied weisen ausgangsseitig eine Verbindung zu einem vierten ODER-Glied auf, dessen Ausgang mit dem ersten Eingang eines sechsten-UHD-GIiedes verbunden ist, welches eingangsseitig außerdem mit dem Taktsignal verschaltet ist. Der Ausgang des sechsten UND-Gliedes weist eine Verbindung zum Setzeingang eines ersten low-aktiven RS-Flip-Flops auf, der. Rücksetzeingang des ersten low-aktiven RS-Flip-Flops ist mit dem Ausgang des vierten UHD-Gliedes verschaltet. Der unnegierte Ausgang des low-aktiven RS-Flip-Flops weist eine Verbindung mit dem ersten Eingang eines fünften ODER-Gliedes auf, welches außerdem eingangsseitige Verbindungen mit dem Taktsignal und dem Steuersignal besitzt. Ein sechstes ODER-Glied ist eingangsseitig mit dem negierten Ausgang des ersten low-aktiven RS-Flip-Flops, dem Taktsignal und dem Steuersignal verbunden. Der unnegierte Ausgang des ersten low-aktiven RS-Flip-Flops und das Taktsignal sind mit den beiden Eingängen eines siebenten ODER-Gliedes und der negierte Ausgang des ersten low-aktiven RS-Flip-Flops und das Taktsignal sind mit den beiden Eingängen des achten ODER-Gliedes verbunden. Weiterhin existiert eine Verbindung zwischen dem Ausgang des fünften ODER-Gliedes und dem Setzeingang eines ersten high-aktiven RS-Flip-Flops und zwischen dem Ausgang des sechsten ODER-Gliedes und dem Rücksetζeingang des ersten highaktiven RS-Flip-Flops, wobei der unnegierte Ausgang des ersten high-aktiven RS-Flip-Flops mit dem dritten Eingang des ersten ODER-Gliedes und einem dritten Negator verbunden ist. Der negierte Ausgang des ersten high-aktiven RS-Flip-Flops weist eine Verbindung zu dem dritten Eingang des zweiten ODER-Gliedes und einem vierten

Efegator auf. Der Ausgang des siebenten ODER-Gliedes ist mit dem Setzeingang und der Ausgang des achten ODER-Gliedes mit dem Rucksetζeingang des zweiten high-aktiven RS-Flip-Flops verbunden.

Die Master-Slave-Flip-Flop-Schaltung kann in zwei Betriebsarten, dem Arbeitsmodus und dem Schiebemodus, arbeiten. Beim Arbeitsmodus arbeitet die Schaltung als JK-Master-Slave-Flip-Flop, beim Schiebemodus als Schieberegister. Die Steuersignale legen dabei die Betriebsart fest. Die Verknüpfungslogik, die aus dem fünften und sechsten ODER-Glied besteht, gewährleistet, daß für den Fall des Schiebemodus die zuvor im Master-Slave-Flip-Flop gespeicherte Information im Arbeitsslave erhalten bleibt und beim neuerlichen übergang vom Schiebe- in den Arbeitsmodus sofort wieder zur Verfugung steht. Um die Anzahl der notwendigen Glieder zu minimieren und "die Arbeit mit einem Einphasentakt zu realisieren, werden die logischen Grundstrukturen des Masters und der Verknüpfungslogik zu den Slaves so gewählt, daß beide bei unterschiedlichen Taktphasen die Informationen übernehmen. Da fmr die Ausgänge des JK-Flip-Flops die Lastbedingungen variabel sind, wurde zur Entkopplung ge eine Pufferstufe, bestehend aus dem dritten und vierten Negator für den negierenden und den unnegierten Ausgang am Arbeitsslave implementiert.

Ausführungsbeispiel

Die Erfindung soll anhand eines Ausführungsbeispieles näher erläutert werden. Die zugehörige Zeichnung zeigt die erfindungsgemäße Master-Slave-Flip-Flop-Schaltung, bestehend aus einer Eingangslogik, dem Master-Flip-Flop, der Verknüpfungslogik und den Slave-Flip-Plops, die in Kette geschaltet sind.

Die Eingangslogik beinhaltet ein erstes ODER-Glied, dessen erster Eingang mit dem negierten ersten Vorbereitungseingang J und dessen zweiter Eingang über einen ersten Negator mit dem negierten Rücksetzsignal R verbunden ist. Ein zweites ODER-Glied ist eingangsseitig mit dem negierten zweiten Vorbereitungseingang K und über einen zweiten Uegator mit dem negierten Setzsignal S verbunden. Bin erstes ITAND-Glied ist eingangsseitig mit dem Ausgang des ersten ODER-Gliedes und dem negierten Setzsignal S und ein zweites EAHD-Glied ist eingangsseitig mit dem Ausgang des zweiten ODER-Gliedes und dem negierten Rücksetzsignal R verbunden. Weiterhin weist das erste UAHD-Glied eine ausgangsseitige Verbindung zu einem ersten UND-Glied auf, welches eingangsseitig außerdem mit dem negierten Steuersignal MT verbunden ist. Der Ausgang des zweiten HAED-Gliedes ist mit dem Eingang eines zweiten üiSD-Gliedes verschaltet, dessen zweiter Eingang mit dem negierten Steuersignal MT eine Verbindung aufweist. Sin drittes UIID-Glied ist eingangsseitig mit dem Steuersignal MT und dem negierten Eingangssignal E verbunden. Das zweite und dritte UUD-Glied weisen ausgangsseitig eine Verbindung zu einem dritten ODER-Glied auf, dessen Ausgang mit dem ersten Eingang eines vierten UUD-Gliedes verbunden ist, welches eingangsseitig außerdem mit dem Taktsignal T verschaltet ist. Ein fünftes UND-Glied ist eingangsseitig mit dem Steuersignal MT und dem Eingangssignal E verbunden. Das erste und fünfte UITD-Glied weisen ausgangsseitig eine Verbindung zu einem vierten ODER-Glied auf, dessen Ausgang mit dem ersten Eingang eines sechsten UND-Gliedes verbunden ist, welches eingangsseitig außerdem mit dem Taktsignal T verschaltet ist. Die Ausgänge A^ und A₂ der Eingangslogik werden durch die Ausgänge des sechsten UND-Gliedes und des vierten UND-Gliedes gebildet, wobei das sechste UND-Glied mit dem Setzeingang und das vierte IMD-Glied mit dem Rücksetz-

eingang des low-aktiven RS-Plip-Flops verschaltet ist.

Der unnegierte Ausgang des low-aktiven RS-Plip-Plops weist eine Verbindung mit dem ersten Eingang eines fünften ODER-Gliedes der Verknüpfungslogik auf, welches außerdem eingangsseitige Verbindungen mit dem Taktsignal T und dem Steuersignal MT besitzt. Ein sechstes ODER-Glied der Verknüpfungslogik ist eingangsseitig mit dem negierten Ausgang des ersten low-aktiven RS-Plip-Plops, dem Taktsignal T und dem Steuersignal MT verbunden. Der unnegierte Ausgang des ersten low-aktiven RS-Flip-Flops und das Taktsignal T sind mit den beiden Eingängen eines siebenten ODER-Gliedes der Verknüpfungslogik und der negierte Ausgang des ersten low-aktiven RS-Flip-Plops und das Taktsignal T sind mit den beiden Eingängen des achten ODER-Gliedes der Verknüpfungslogik verbunden. Weiterhin existiert eine Verbindung zwischen dem Ausgang des fünften ODER-Gliedes und dem Setzeingang eines ersten high-aktiven RS-Plip-Flops und zwischen dem Ausgang des sechsten ODER-Gliedes und dem Rücksetzeingang des ersten high-aktiven RS-Plip-Plops, wobei der unnegierte Ausgang des ersten high-aktiven RS-Plip-Plops mit dem dritten Eingang des ersten ODER-Gliedes und einem dritten negator verbunden ist. Der negierte Ausgang des ersten high-aktiven RS-Plip-Plops weist eine Verbindung zu dem dritten Eingang des zweiten ODER-Gliedes und einen vierten Hegator auf. Der Ausgang des siebenten ODER-Gliedes ist mit dem Setζeingang und der Ausgang des achten ODER-Gliedes mit dem Rücksetζeingang des zweiten high-aktiven RS-Plip-Plops verbunden.

Die Schaltung arbeitet in zwei Betriebsarten, im sogenannten Arbeitsmodus als JK-Master-Slave-Plip-Plop und im Schiebemodus als Schieberegister.

An der Eingangslogik liegen die auszuwählenden Eingangssignale If, S, E, E, 5, 1 einerseits und die Steuer-

signale MT und MT andererseits sowie das Taktsignal T an. Desweiteren erfolgt im speziellen Pall des JK-Flip-Flops die Rückführung des entsprechenden Slave-Ausgangssignals über die Eingangslogik Bei der Betriebsart Arbeitsmodus besitzt das Steuersignal MT Low-Pegel, die Eingänge J und K dienen als Dateneingänge R und S als dominante Voreinsteileingänge, wobei R und S nie gemeinsam aktiviert werden dürfen. Die Eingangssignale E und S sind nicht wirksam. A.J und Ap sind die Ausgänge der Eingangslogik und und Mp die Ausgänge des Master-Flip-Flops.

Die Automatentabelle zeigt die Zustände der einzelnen Signale

T MT M ie.SSsS A₁ A₂ M₁- M₂ Q 5 Q₃ §_s ϊ LLH HHEH HLL L H Ϊ LHL H Ausgangazustand

2 L-.L H H; H L ^:H H L H LHLLHLH Setzen (Af, A2)

3 EL HHHLHHLH LL H LHL H Setzen - Übernahme in Master

4 L L . H H H. H H H L L L L H HLH L übernähme in Slave

5 LL-HHHHLHLLH L H HLH L Reset -~(Α1,.Δ2.)..;._ ".IH._'J..-.

β H L H H H H L H L- L H H L HLH L Reset - Übernahme in Master

7 LL H HHHHHLL LH L LHL H

- Übernahme in Slave

8 ZL H HHLHHLH L H L LHLH Setzen ( A1, Α2 )

9 HL HHH L HHLH L L H LHL H Setzen- Übernahme in Master

10 LL HH EIH H L. L ..L-. L H HLH L

- Übernahme in Master

LLH H L H,H H¹L L HLHHLHL . dyn. Reset (A1, Α2)

12 H L H HLHHHLL H . H. L. . H L H L dyh. Reset - Übernahme in Master

13 LL H HLHHHLL L- H LLHLH

- Übernahme in Slave

14 L L H H L L-H H L H L, H L LHLH ; Dominanz stat. Setzen (AI₅ A2)

15 H L HH LLH HLH-LL H LHL H

- Übernahme in Master

16 L L H HLLHHLH LL H HLH L

- Übernahme in Slave

T MT MT J K S 1 E E A. A₀ JL· M₀QQQ₀ 3

17LL Ξ HLHHHLL H L H HLH L

Rückkehr in dyn. Zustand 18HL H HIHHHII H H I HIH I

Übernahme in Master

19 1 I HH IHHHII I H I IHI H Übernahme in Slave

20 I I- HIHHHHIH I H I IHI H dyn. Setzen (A1, Α2)

21 H IH IHHHHIH I I H IHI H Übernahme in Master

22 II H LHHHHLL L L H HLH L Übernahme in Slave

23 11 H LH HLH LLHLH HLHL Dominanz stat. Reset (A1, Α2)

24HL HLHHLH-LL H H L HLH L

Übernahme in Master 25 L L H LHHLHLL E H L LHL H

Übernahme in Slave 26LL HLHHHHLH L H L LHL H

Rückkehr in dyn. Zustand 27HL H LHHHHLH L LH LHL H

Übernahme in Master 28LL H LHHHHLL L L H HLH L

Übernahme in Slave

Arbeit als 2 : 1 - Teiler: J-K= "Low¹¹ 29LL H LLHHHLL..H L H HLHL

Vorbereitung Losik (AL, A2) 30HL H LLHHHLL H H L HLH L

. Übernahme in Master 31LL H LLHHHLH L H L LHL H

Übernahme in Slave 32HL HLLHHHLH L L H LHL H

Übernahme in Master 33LL H LLHHHLL H L H HLH L

Übernahme in Slave

TKMT JlSRElA₁ A₂ M₁ M₂ Q Q Q_ß Q

34HL R LLHHHLL H H L HLH L

Übernahme in Master 35LL H LLHHHLH L H L LHL H Übernahme in Slave

Arbeitet die Schaltung im Schiebemodus weist das Steuersignal HT HIGH-Pegel auf, die Eingänge J, S,K, R sind unwirksam, E und I dienen als Dateneingänge und der Daten-Slave behält letzte Informationen aus dem Arbeitsmodus. 4OLH L HHHHLHL L H L LHL H

41 HHLHHHHLHL L H L LHL H Übernahme in Master

42 L HL HHHHH L. LLHLLHLH Übernahme in Schiebe-Slave

43EH. I HHHHELL L L H LHL H . Übernahme in Master

44LH L HHHHHLL L. L H LHH L Übernahme in Schiebe-Slave

45 H H L H H H H H L L L L H LHH L Übernahme in Master

46 L HL HHHHLHL LL H LHH L Übernahme in Schiebe-Slave

47 H H L-HHHHLHL L HL LHH L Übernahme in Master

48 L H L HHHHLHL L H L LEL H Übernahme in Schiebe-Slave

49EH L HHHHLHL L H L LHL H Übernahme in Master

50 L H L H H H H H L L L- H L LHL H Übernahme in Schiebe-Slave

51 HH LHHHHHLL L L H LHL H Übernahme in Master

52 IE L HHHHHLL L L H LHH L Übernahme in Schiebe-Slave

Übersens in Arbeitsmodüs

53 L L E HH H HH LLL L HHLH L Übernahme in Daten-Slave

/l'l

Aus der gezeigten Punktionsweise folgt, daß ein Wechsel von Schiebe- in den Arbeitsmodus nur bei Taktphase T » "High" erfolgen darf.

Claims

Erfindung s ans ρ ruch

Master-Slave-Flip-Flop-Schaltung aus logischen Elementen, gekennzeichnet dadurch, daß der Eingang eines ersten ODER-Gliedes mit dem negierten ersten Vorbereitungseingang (J) und dessen zweiter Eingang über einen ersten Negator mit dem negierten Rücksetzsignal (S) verbunden ist, daß ein zweites ODER-Glied eingangsseitig mit dem, negierten zweiten Vorbereitungseingang (K) und über einen zweiten Negator mit dem negierten Setzsignal (S) verbunden ist, d aß ein erstes NAND-Glied eingangsseitig mit dem Ausgang des ersten ODER-Gliedes und dem negierten Setzsignal (S) und ein zweites NAND-Glied eingangsseitig mit dem Ausgang des zweiten ODER-Gliedes und dem negierten Rücksetzsignal (R) verbunden ist, daß das erste NAND-Glied eine ausgangsseitige Verbindung zu einem ersten UND-Glied aufweist, welches eingangsseitig außerdem mit dem negierten Steuersignal (MT) verbunden ist, daß weiterhin der Ausgang des zweiten NAND-Gliedes mit dem ersten Eingang eines zweiten UND-Gliedes verbunden ist, dessen zweiter Eingang mit dem negierten Steuersignal (MT) eine Verbindung aufweist, daß ein drittes UND-Glied eingangsseitig mit dem negierten Eingangssignal (E) verschaltet ist, daß der erste Eingang eines dritten UND-Gliedes mit dem Steuersignal (MT) verbunden ist, daß das zweite und das dritte UND-Glied ausgangsseitig eine Verbindung zu einem dritten ODER-Glied aufweisen, dessen Ausgang mit dem ersten Eingang eines vierten UND-Gliedes verbunden ist, welches eingangsseitig außerdem mit dem Taktsignal (T) verschaltet ist, daß weiterhin der erste Eingang eines fünften UND-Gliedes mit dem Steuersignal (MT) eine Verbindung aufweist, daß . weiterhin eine Verbindung zwischen dem zweiten Eingang des fünften UND-Gliedes und dem Eingangssignal (E)

existiert, daß das erste und das fünfte UHD-Glied eine ausgangsseitige Verbindung zu einem vierten ODER-Glied aufweisen, dessen Ausgang mit dem ersten Eingang eines sechsten UHD-Gliedes verbunden ist, welches eingangsseitig außerdem mit dem Taktsignal (T) verbunden ist, daß der Ausgang (A^) des sechsten UND-Gliedes eine Verbindung zum Setzeingang eines ersten low-aktiven RS-Flip-Plops aufweist, daß eine Verbindung zwischen dem Ausgang (Ap) des vierten UliTD-Gliedes und dem Rücksetzeingang des ersten low-aktiven RS-Flip-Flops existiert, ___ wobei der unnegierte Ausgang (M^) des ersten low-aktiven

v;>^; RS-Flip-Plops mit dem ersten Eingang eines fünften ODER-Gliedes verbunden ist, daß außerdem eingangsseitige Verbindungen mit dem Taktsignal (T) und dem Steuersignal (MT) aufweist, daß ein sechstes ODER-Glied eingangsseitig mit dem negierten Ausgang (Mp) des ersten lowaktiven RS-Plip-Plops, dem Taktsignal (T) und dem Steuersignal (MT) verbunden ist, daß der unnegierte Ausgang (M₁) des low-aktiven RS-Plip-Plops und das Taktsignal (Τ) mit den Eingängen eines siebenten ODER-Gliedes und der negierte Ausgang (Mp) des low-aktiven RS-Plip-Plops und das Taktsignal (T) mit den Eingängen eines achten ODER-Gliedes verbunden sind, daß weiterhin der Ausgang

, " des fünften ODER-Gliedes mit dem Setzeingang eines ersten high-aktiven RS-Plip-Plops und der Ausgang des sechsten ODER-Gliedes mit dem Rücksetzeingang des ersten highaktiven RS-Plip-Plops verschaltet ist, wobei der unnegierte Ausgang (Q) des ersten high-aktiven RS-Plip-Plops mit dem dritten Eingang des ersten ODER-Gliedes und einem dritten legator verbunden ist, daß der negierte Ausgang (Q) des ersten high-aktiven RS-Plip-Plops eine Verbindung zu dem dritten Eingang des zweiten ODER-Gliedes und einem vierten Segator aufweist, daß der Ausgang des siebenten

ODSR-Gliedes mit dem Setzeingang und der Ausgang des achten ODER-Gliedes mit dem Rücksetzeingang eines zweiten high-aktiven RS-Flip-Flops verbunden ist.

- Hierzu 1 Blatt Zeichnungen -