DD245094A1

DD245094A1 - Digitaler programmierbarer frequenzteiler

Info

Publication number: DD245094A1
Application number: DD28465685A
Authority: DD
Inventors: Fred Grunert; Jochen Bohn
Original assignee: Tech Hochschule Th Ilmenau
Priority date: 1985-12-18
Filing date: 1985-12-18
Publication date: 1987-04-22

Abstract

Die Erfindung betrifft einen digitalen programmierbaren Frequenzteiler und wird zur Realisierung von digitalen Teilerfunktionen bei begrenzt zur Verfuegung stehenden Gatterfunktionen oder Chipflaeche eingesetzt. Ziel der Erfindung ist der Aufbau eines digitalen programmierbaren Frequenzteilers, der ein Minimum an einzusetzenden logischen Gattern und Chipflaechen benoetigt. Der Erfindung liegt die Aufgabe zugrunde einen digitalen programmierbaren Frequenzteiler aufzubauen der bei einer vorgegebenen Anzahl voreinstellbarer Teilerverhaeltnisse bis in die Naehe der technologisch bedingten Grenzfrequenz funktioniert. Erfindungsgemaess wird die Aufgabe dadurch geloest, dass ein Multiplexer eingangsseitig an die Ein- und Ausgaenge von mindestens einem Teilermodul und Ausgangsseitig an ein freiwaehlbares aber festes Teilermodul angeschlossen ist. Die Erfindung findet vorzugsweise Anwendung zur schaltungstechnischen Realisierung von digitalen Teilerfunktionen insbesondere bei begrenzt zur Verfuegung stehenden Gatterfunktionen oder begrenzter Chipflaeche.

Description

Ausführungsbeispiel

Die Erfindung soll nachstehend anhand eines Ausführungsbeispiels erläutert werden. Die zugehörige Zeichnung zeigt das Blockschaltbild des digitalen programmierbaren Frequenzteilers.

Die Schaltung besteht aus vier gleichartigen, in Kette geschalteten Teilermodulen CT1 mit zwei fest vorgegebenen Teilerverhältnissen. Das zweite Teilermodul CT2 besitzt ebenfalls zwei Teilerausgänge mit unterschiedlichen aber festen Teilerverhältnis.

Jeweils ein, aber bei allen Teilermodulen CT1 der gleiche Ausgang ist mit dem 4 auf 1 Multiplexer MUX1 verbunden. Alle Ausgänge derTeilermodule CT1 und CT2 sind mit dem 10 auf 1 Multiplexer MUX2 verbunden.

Die Multiplexer MUX1 und MUX2 steuert der Dekoder DEC, bestehend aus vier Eingängen und vierzehn Ausgängen, an. Mit dieser Anordnung ist aus den sechszehn möglichen Teilerverhältnissen mit jedem Programmierbitmuster genau eines auswählbar.

Claims

Erfindungsanspruch:

1. Digitaler programmierbarer Frequenzteiler unter Verwendung bistabiler Kippstufen und kombinatorischer Logik, gekennzeichnet dadurch, daß ein Multiplexer (MUX2) eingangsseitig an die Ein-und Ausgänge von mindestens einem Teilermodul (CTD und ausgangsseitig an ein freiwählbares aber festes Teilermodul (CT2) angeschlossen sind.
2. Digitaler programmierbarer Frequenzteiler nach Punkt 1, gekennzeichnet dadurch, daß mindestens zwei Teilermodule (CTD unterschiedlichen aber festen Teilerverhältnisses vor dem Multiplexer (MUX2) geschaltet sind.

Hierzu 1 Seite Zeichnung

Anwendungsgebiet der Erfindung

Die Erfindung findet vorzugsweise Anwendung zur schaltungstechnischen Realisierung von digitalen Teiierfunktionen insbesondere bei begrenzt zur Verfugung stehenden Gatterfunktionen oder begrenzter Chipfläche.

Charakteristik der bekannten technischen Lösung

Nach Weck, Frequenzsyntheseschaltung für UKW-Rundfunktempfänger, radio fernsehen elektronik30 (1981) 9, S. 564 ist eine Teilerschaltung bekannt, bei der die Teilerfunktion durch Reihenschaltung von voreinstellbaren Teilerbausteinen D192 realisiert wird. Dabei werden die Teilerbausteine auf den gewünschten Anfangszustand mittels eines Ladeimpulses gesetzt. Diesen Ladeimpuls erzeugt eine Komparatorschaltung, die den gleichzeitigen Nulldurchgang aller Datenausgänge der drei Schaltkreise auswertet und stellt gleichzeitig das Ausgangssignal dar. ' .

In DD-155843 erfolgt der Aufbau eines programmierbaren Teilers durch die Verschaltung eines Zählerbausteins, einer bistabilen Kippstufe und einer Torschaltung derart, daß der Übertragsausgang des Zählerbausteins an den Takte.ingang der bistabilen Kippstufe und an den ersten Eingang der Torschaltung geführt wird. Der negierte Ausgang der bistabilen Kippstufe ist mit deren Vorbereitungseingang und dem zweiten Eingang der Torschaltung verbunden. Der Ausgang der Torschaltung ist an den Ladeeingang des Zählerbausteins angeschlossen und dient gleichzeitig als Ausgang des Frequenzteilers. Gleichzeitig können einem Zählerbaustein mit nachgeschalteter bistabiler Kippstufe gleiche Zählbausteine asynchron seriell vorgeschaltet sein. In DE-OS 2826321 wird der digitale Frequenzteiler derart ausgebildet, daß ein programmierter Teiler, der bei ungeradzahligem -Teilungsverhältnis auf die Hälfte des nächsthöheren geradzahligen Teilerfaktors und bei ungeradzahligem Teilungsverhältnis auf die Hälfte des Teilungsfaktors eingestellt wird, eine bistabile Kippstufe mit einem Eingang eines NAND-Gatters, dessen anderer Ausgang bei ungeradzahligen Teilungsfaktor mit einer logischen „0" belegt ist, verbunden ist,.daß der Ausgang des NAND-Gatters an den einen Eingang eines Exclusiv-ODER-Gatters geführt ist, an dessen anderen Eingang die Spannung mit der zu teilenden Frequenz liegt und daß der Ausgang dieses Exclusiv-ODER-Gatters mit dem Eingang des programmierten Frequenzteilers verbunden ist. Die Nachteile dieser Lösungen bestehen im hohen Bauelementeaufwand bei der Realisierung als geschlossener integrierter Baustein, dynamisch ungünstiger Schaltungstechnik und hoher Stromaufnahme. Durch die Rückkopplung des Ausgangsimpulses und Ausnutzung dieses zum erneuten Voreinstellen des Teilers wird die Grenzfrequenz herabgesetzt.

Ziel der Erfindung

Ziel der Erfindung ist der Aufbau eines digitalen programmierbaren Frequenzteilers, derein Minimum an einzusetzenden logischen Gattern und Chipfläche benötigt.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde einen digitalen programmierbaren Frequenzteiler aufzubauen, der bei einer vorgegebenen Anzahl voreinstellbarer Teilerverhältnisse bis in die Nähe der technologisch bedingten Grenzfrequenz funktioniert.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein Multiplexer eingangsseitig an die Ein- und Ausgänge von mindestens einem Teilermodul und Ausgangsseitig an ein freiwählbares aber festes Teilermodul angeschlossen ist. Weiterhin ist es möglich, daß mindestens zwei Teilermodule unterschiedlichen aber festen Teilerverhältnisses vor dem Multiplexer geschaltet sind.

Die am Eingang, der aus mindestens einem Teilermodul bestehenden Kette, einlaufende periodische Impulsfolge wird auf eine niedrigere Frequenz untersetzt. Ein Multiplexer, der eingangsseitig auf die Ein- und Ausgänge von mindestens einem Teilermodul geschaltet ist, greift an diesen Punkten die geteilte Eingangsfrequenz ab. Mittels eines Dekoders kann ausgewählt werden, ob die geteilte Frequenz am Ausgang eines Teilermoduls direkt über den Ausgangsmultiplexer am Ausgang oder über einen zweiten Multiplexer und ein weiteres, frei wählbares aber festes Teilermodul über den Ausgangsmultiplexer am Ausgang zur Verfugung steht.