DD289632A5 - Verfahren zum wechseln einer frequenz - Google Patents

Abstract

Die Erfindung dient zum Erzielen kurzer Umschaltzeiten bei Frequenzwechsel. Die Aufgabe der Erfindung besteht darin, PLL-Regelschaltkreise, die relativ billig und klein sind, jedoch relativ grosze Einschwingzeiten besitzen und damit fuer schnelle Umschaltzeiten an sich ungeeignet sind, bei einem Verfahren zur digitalen Frequenzaufbereitung derart einzusetzen, dasz bei einem Frequenzwechsel Umschaltzeiten in der Groeszenordnung von Bruchteilen einer Millisekunde erreicht werden. Dabei wird so vorgegangen, dasz mindestens zwei gleichartig aufgebaute PLL-Regelschaltkreise so in ein Arbeitsregime einbezogen werden, dasz immer ein PLL-Regelschaltkreis innerhalb eines bestimmten Zeitintervalls im eingeschwungenen Zustand ueber einen elektronischen Umschalter ein Ausgangssignal liefert, waehrend gleichzeitig andere PLL-Regelschaltkreise fuer den Umschaltvorgang vorbereitet werden und sich in der Phase des Einschwingens befinden. Durch rechtzeitiges Umschalten auf das Ausgangssignal eines anderen PLL-Regelschaltkreises wird ein alternierendes Aussenden von Ausgangssignalen mit wechselnden Frequenzen sichergestellt.

Description

Hisrzu 2 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft ein Verfahren zum Wechseln einer Frequenz, wie es häufig bei Funksendern beziehungsweise bei Funkempfängern oder elektronischen Meßgeräten erforderlich ist.

Charakteristik des bekannten Standes der Technik

Spezielle Benutzer von Funksystemen betreiben diese in einer Betriebsart, bei der Sender und Empfänger zeitsynchron innerhalb einer Nachrichtensendung ihre Betriebsfrequenz mehrfach wechseln. Diese Betriebsart ist dann von Bedeutung, wenn an den Geheimhaltungsgrad hohe Anforderungen gestellt werden. Um ein günstiges Verhältnis zwischen der Verweilzeit auf einer Frequenz und der Umschaltzeit auf eine andere Frequenz, die als Unterbrechung der Nachrichtensendung in Kauf genommen werden muß, zu erreichen, muß für die Umschaltzeit eine Zeitobergrenze von wenigen Mikrosekunden bis zu wenigen Millisekunden gefordert werden.

Bekannte Funksysteme besitzen in den Geräten zur dekadischen quarzstabilen Frequenzeinstellung digitale Froquenzaufbereitungen oder Synthesizer, die häufig durch sogenannte Phasenregelkreise, auch PLL-Schaltungen genannt, realisiert werden. In einfachster Ausführung bestehen diese aus einem Phasendetektor, einem Filter und einem spannungsgesteuerten Oszillator, die in einem Schleifenkreis liegen. Häufig wird zusätzlich ein Frequenzteiler mit festem oder veränderbarem Teilungsfaktor eingesetzt. Das Regelsystem sorgt dafür, daß der Oszillator in Frequenz und Phase durch ein Eingangssignal synchronisiert wird. Im Synchronzustand ist die Phasenverschiebung zwischen dem Eingangssignal und dem Oszillatorsignal null oder wenigstens ein Minimum. Sobald zwischen beiden Signalen eine Phasenverschiebung auftritt, wird der Oszillator solange nachgeregelt, bis die Phasendifferenz wieder null oder minimal wird. Aus dieser Arbeitsweise ergab sich der Name Phasenreg^lkreis oder Phase-locked loop (PLL).

Es gelangen sowohl Einschleifen- als auch Mehrschleifenanordnungen zum Einsatz, woraus sich entsprechende Einflüsse auf Rastermaß der dekadischen Frequenzeinstellung, Einschwingzeit und andere Parameter ergeben.

Das PLL-Prinzip besitzt insofern große Bedeutung, weil es in hohem Maße und mit geringem Aufwand den Einsatz hochintegrierter, mikroelektronischer Schaltkreise ermöglicht. Für die eingangs genannte Forderung, den Vorgang einer neuen Frequenzeingabe und das Einschwingen auf einen veränderten Frequenzwert seiir schnell ablaufen zu lassen, sind die PLL-Schaltungen im allgemeinen nicht geeignet, da bei einem gebräuchlichen Kanalabstand von 25 kHz Einschwingzeiten von 10 bis 50 ms erreicht werden, die eine Frequenzsprung-Betriebsart mit einer Häufigkeit des Frequenzwechsels von > 100 Wechseln pro Sekunde nicht zulassen würden.

Es sind Schaltungen bekannt, mit denen sich derartig kurze Umschaltzeiten beziehungsweise schnelle Frequenzwechsel erzielen lassen. Hierbei entsteht die Ausgangsfrequenz nicht durch einen Regelvorgang, sondern sie wird aus einer stationären Frequenz durch Mischung verbunden mit einer Vervielfachung oder einer Teilung gewonnen.

Derartige Verfahren zur Frequenzsynthese sind unter der Bezeichnung BCD-Verfahren bekannt.

Sie zeichnen sich gegenüber dem PLL-Verfahren durch schnellere Umschaltzeiten bei Frequenzwechsel sowie durch eine bessere Störunterdrückung aus. Typisch sind Umschaltzeiten von 20ps gegenüber solchen im ms-Bereich beim PLL-Verfahren.

Von Nachteil ist jedoch der relativ hohe Schaltungsaufwand realisierter BCD-Synthesizer gegenüber PLL-Synthesizern.

Ziel der Erfindung ist, bei einem Verfahren zum Wechseln einer Frequenz mittels einer digitalen Frequenzaufbereitung mindestens 100 Frequenzwechsel pro Sekunde zu erreichen. Dabei soll das Verhältnis der Verweilzeit auf einer Betriebsfrequenz, in der die Nachrichtenübertragung stattfindet, zur Umschaltzeit mindestens 210 sein.

Darlegung des Webens der Erfindung

Die Aufgabe der Erfindung besteht darin, unter Beibehaltung des aufwand· und kostengünstigen PLL-Prinzips ein Verfahren für einen schnellen Frequenzwechsel zu finden, das einen weitestgehend monolithischen Aufbau eines Synthesizers zuläßt, so daß ein Einsatz für tragbare Funkgnräte ermöglicht wird.

Erfindungsgemäß wird dies dadurch erreicht, daß die Ausgangssignale unterschiedlicher Betriebsfrequenz mindestens zweier gleichartig aufgebauter PLL-Regelschaltkreiso mittels eines mikroprozessorgesteuerten, elektronischen Umschalters wechselweise derart umgeschaltet werden, daß innerhalb eines ersten Zeitintervalls das Ausgangssignal des einen PLL-Regelschaltkreises mit einer vorher eingeschwungenen Frequenz durchgeschaltet wird und gleichzeitig im ersten Zeitintervall das AusgangsFignal d6s zweiten PLL-Regelschaltkreises zur Umschaltung vorbereitet wird und auf eine zweite Frequenz einschwingt und daß nach Ablauf des ersten Zeitintervalls innerhalb eines zweiten Zeitintervalls das Ausgangssignal des zweiten PLL-Regclschaltkreises mit der zweiten eingeschwungenen Frequenz vom elektronischen Umschalter durchgeschaltet wird und gleichzeitig im zweiten Zeitintervall das Ausgangssignal des ersten PLL-Regelschaltkreises zur Umschaltung vorbereitet wird und mit einer dritten Frequenz einschwingt und so fort.

Für eine Vervielfachung der Frequonz der vorn elektronischen Umschalter durchgeschalteten Ausgangssignale ist es zweckmäßig, die durchgeschalteten Ausgangssignale einem weite.en PLL-Regelschaltkreis, dem eine Frequenzteilerschaltung mit festem Teilungsfaktor zugeordnet ist, zuzuführen.

Die Vorbereitung für die Umschaltung beziehungsweise den Frequenzwechsel sowie die Steuerung des elektronischen Umschalters übernimmt ein Mikroprozessor, der die notwendigen Signale bitseriell oder byte-seriell bereitstellt.

Ausführungsbefsplel

Anhand eines in der Zeichnung wiedergegebenen Ausführungsbeispiels zur Durchführung des Verfahrens wird die Erfindung näher erläutert. Die Zeichnung zeigt in

Fig. 1: eine Schaltungsanordnung zur digitalen Frequenzaufbereitung und in Fig. 2: ein Schema von Zeitabläufen.

Die in Fig. 1 dargestellte Schaltungsanordnung besteht im wesentlichen aus zwei gleichartig aufgebauten Phasenregelkreisen PLL 1 und PLL2, für die integrierte Schaltkreise Verwendung finden. Die Schaltung:^ uptien beider Phasenregelkreise PLL 1; PLL2 besitzen gleiche Bezugskennziffern. Jeder Phasenregelkreis besteht aus einer ernten Frequenzteilerschaltung Fr 1; Fr 2, einem Phasendetektor PD1; PD 2, einem Tiefpaß TP1; TP2, einer zweiten Frequenzteilerschaltung F1; F2 und einem spannungsgesteuerten Oszillator S01; SO 2, dessen Ausgang an einem

elektronischen Umschalter U geführt ist, an dessen Ausgang A das auszusendende Signal ansteht.

Ein temperaturstabilisierter Quarzoszillator TO liefert ein gemeinsames Frequenznormal. Ein dritter Phasenregelkreis PLL3, bestehend aus einem Phasendetektor PD3, einem Tiefpaß TP3, einer Frequenzteilerschaltung F3 und einem spannungsgesteuerten Oszillator SOv, arbeitet als Frequenzvervielfacher. An zwei Steuereingängen S1; S2 treffen Steuersignale von einem nicht dargestellten Mikroprozessor ein. Die Frequenzeinstellung für

die beiden ersten Phasenregelkreise PLL1; PLL2 wird vom Mikrorechner dekadisch vorgenommen. Das Rastermaß der

Frequenzeinstellung ist dabei gleich dem Produkt aus der Referenzfrequenz fr der beiden Phasenregelkreise PLL 1; PLL2 und

dem Teilungsfaktor n3 der Frequenzteilerschaltung F3 des dritten Phasenregelkreises PLL3.

Das wechselnde Vorbereiten eines Phasenregelkreises PLL 1; f .L2 auf die jeweils umzuschaltende Frequenz übernehmen über

eine Datenleitung D eintreffende Signale, die mittels über ein Leitung T eintreffender Taktimpulse in den jeweiligen

Frequenzteiler F1; F2 eingelesen werden. Die Freigabe des jeweiligen Frequenzteilers F1; F2 übernehmen über Leitungen E1; E 2 eintreffende Freigabesignale. Die zeitliche Dauer dor einzelnen Vorgänge ist in Fig. 2 dargestellt. Die jeweilige Vorbereitungsdauer tv 1 bis tv4 innerhalb

einzelner Zeitintervalle τθ bis τ3 betrage beispielsweise 100ps und die jeweilige Einschwingzeitdauer te 1 bis te4 eines

Phasenregelkreises PLL 1; PLL2, das ist die Zeitdauer, die das jeweilige Regelsystem benötigt, um nach Eingabe eines neuen Teilungsfaktors η 1; n2 auf den neuen Frequonzwert einzuschwingen, betrage etwa 9,5ms, dann muß für das jeweilige Zeitintervall τ 1 bis τ3, in der ein Ausgangssignal mit einer Frequenz f 1 bis f 3 cm Ausgang A verweilt, eine Zeitdauer von etwa

10ms vorgesehen werden, das heißt, der Umschalter U muß in einer Sekunde 'iOOmal umschalten.

Die absolute Betriebsbereitschaftsdauer tb 1, tb2 jedes Phasenregelkreises PLL 1; PLL2 ist jedoch stets etwas größer als das

jeweilige Zeitintervall, so daß das Umschalten auf eine andere Frequenz stets zu definierten Zeitpunkten tp 1 bis tp3 stattfindet.

Würde sich die durch andere Werte der Referenzfrequenz fr bedingte Einschwingzeitdauer te ändern und sich dadurch die Zeitintervalle!· 1 bis τ3 vergrößern, so wird hierdurch die Umschaltfrequenz kleiner. In diesem Falle ist ein in den Multiplexbetrieb

einzubeziehender weiterer Phasenreo ilkreis erforderlich sowie ein Umschalter mit drei Stellungen.

Die Vorgänge würden entsprechen j Hg. 2 analog und zeitversetzt ablaufen. Somit wird mit der Erfindung erreicht, daß mit langsam reagierenden, aber vom Aufwand her relativ billigen Phasonregelkreisen Umschaltungen von einer Betriebsfrequenz auf eine andere Betriebsfrequenz im ps-Zeitbereich realisiert werden können.

Claims (3)

1. Verfahren zum Wechseln einer Frequenz für digitale Frequenzaufbereitungen unter Einbeziehen von PLL-Regelschaltkreisen, dadurch gekennzeichnet, daß die Ausgangssignale unterschiedlicher Betriebsfrequenz mindestens zweier gleichartig aufgebauter PLL-Regelschaltkreise (PLL 1; PLL2) mittels eines mikroprozessorgesteuerten elektronischen Umschalters (U) wechselweise derart umgeschaltet werden, daß innerhalb eines ersten Zeitintervalls (τ 1) das Ausgangssignal des einen PLL-Regelschaltkreises (PLL1) mit einer vorher eingeschwungenen Frequenz (fi)durchgi. schaltet wird (tp 1) und gleichzeitig im ersten Zeitintervall (τ 1) das Ausgangssignal des zweiten PLL-Regelschaltkreises (PLL2) zur Umschaltung vorbereitet wird (tv2) und mit einer zweiten Frequenz (f2) einschwingt (te2) und daß nach Ablauf des ersten Zeitintervalls (τ 1) innerhalb eines zweiten Zeitintervalls (τ2) das Ausgangssignal des zweiten PLL-Regelschaltkreises (PLL2) mit der zweiten eingeschwungenen Frequenz (f 2) vom elektronischen Umschalter (U) durchgeschaltet wird (tp2) und gleichzeitig im zweiten Zeitintervall (τ2) das Ausgangssignal des ersten PLL-Regelschaltkreises (PLL1) zur Umschaltung vorbereitet wird (tv3) und mit einer dritten Frequenz (f3) einschwingt (te3) und so fort.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangssignale des elektronischen Umschalters (U) einem weiteren PLL-Regelschaltkreis (PLL3), mit einer Frequenzteilerschaltung (F3) und festem Teilungsfaktor (n3) zugeführt werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zum Steuern des Zeitregimes Signale eines Mikroprozessors herangezogen werden.