DE10042226B4 - Source-Down-Leistungs-MOSFET und Verfahren zu dessen Herstellung - Google Patents
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Abstract
Source-Down-Leistungs-MOSFET mit einem Draingebiet (3, 4) des einen Leitungstyps, einem Sourcegebiet (12, 13) des einen Leitungstyps und einem Bodygebiet (2; 18, 19) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps, bei dem – das Draingebiet (3, 4), das Sourcegebiet (12, 13) und das Bodygebiet (2; 18, 19) in einem auf einem Halbleitersubstrat (1) vorgesehenen Halbleiterkörper angeordnet sind, – das Bodygebiet (2; 18, 19) mit dem Sourcegebiet (12, 13) durch eine nicht gleichrichtende Verbindung (14, 15; 17) kurzgeschlossen ist und – ein Drainanschluß (5) für das Draingebiet (3, 4) und ein Gateanschluß (9, 10) für eine benachbart zu dem Bodygebiet (2; 18, 19) liegende, von diesem durch eine Isolierschicht (8) getrennte und in einem Trench (6, 7) des Halbleiterkörpers ausgebildete Gateelektrode (G) auf einer ersten Oberfläche des Halbleiterkörpers und ein Sourceanschluß (16) auf einer zur ersten Oberfläche gegenüberliegenden zweiten Oberfläche des Halbleiterkörpers angeordnet sind, wobei der Trench (6, 7) sich von der ersten Oberfläche bis in das Bodygebiet (2; 18, 19) erstreckt, dadurch gekennzeichnet, daß – das Bodygebiet (2; 18, 19) und das Halbleitersubstrat (1) ein elektrisch zusammenhängendes Gebiet des anderen Leitungstyps bilden, – das Sourcegebiet (12, 13) in das zusammenhängende Gebiet eingebettet ist, und – die nicht gleichrichtende Verbindung (14, 15; 17) wenigstens teilweise an die Isolierschicht (8) im Trench (6, 7) angrenzt.
Description
- Die vorliegende Erfindung betrifft einen Source-Down-Leistungs-MOSFET nach dem Oberbegriff des Patentanspruches 1 sowie ein Verfahren zum Herstellen eines solchen Source-Down-Leistungs-MOSFETs.
- Herkömmliche vertikale DMOS-Leistungstransistoren haben ihren Sourceanschluß und Gateanschluß auf der Vorderseite eines Halbleiterkörpers, also auf der Chipvorderseite, und ihren Drainanschluß auf der gegenüberliegenden Rückseite des Halbleiterkörpers, also der Chiprückseite. Eine monolithische Integration mehrerer derartiger vertikaler DMOS-Leistungstransistoren ist also nur bei Anwendungen möglich, bei denen ein gemeinsamer Drainanschluß an der Chiprückseite erlaubt ist. Ein solcher gemeinsamer Drainanschluß ist aber nur bei bestimmten Spezialanwendungen akzeptabel.
- Bei den meisten Anwendungen von vertikalen DMOS-Leistungstransistoren sind getrennte Drainanschlüsse bei gemeinsamer Source gewünscht, so daß sogenannte ”Common-Source-Strukturen” vorliegen sollten. Hierfür geeignete Leistungstransistoren sind Source-Down-Leistungs-MOSFETs, bei denen der Sourceanschluß auf der Chiprückseite vorgesehen ist (vgl. hierzu
US 5 023 196 A ,US 5 134 448 A ,EP 0 440 394 B1 undDE 196 38 439 A1 ). - Source-Down-Leistungs-MOSFETs haben bekanntlich eine Reihe von Vorteilen, die wie folgt zusammengefaßt werden können:
- – Der Sourceanschluß liegt auf der Chiprückseite, so daß keine Isolation zwischen einem Leiterrahmen und Masse erforderlich ist, wodurch sich die Kühlung für den Chip erheblich vereinfacht.
- – Mehrkanal-Low Side(-Niederspannungs-)Schalter können auf einem Chip in platzsparender Weise integriert werden und benötigen gegenüber lateralen Leistungstransistoren etwa nur den halben Platz.
- – Durch Kombination eines Source-Down-MOSFETs in Common-Source-Struktur mit einem herkömmlichen vertikalen DMOS-Transistor läßt sich ohne weiteres eine Halbbrücke auf einem gemeinsamen Leiterrahmen realisieren.
- Ein wesentliches Element eines Source-Down-Leistungs-MOSFETs in Common-Source-Struktur ist die niederohmige Verbindung zwischen seinem Bodygebiet und seinem Sourcegebiet. Diese niederohmige Verbindung ist notwendig, um beispielsweise bei einem n-Kanal-MOSFET mit einem p-leitenden Bodygebiet den parasitären npn-Transistor aus dem Sourcegebiet (Emitter), dem Bodygebiet (Basis) und dem Draingebiet (Kollektor) wirksam zu unterdrücken. Diese Unterdrückung des parasitären npn-Transistors (bzw. eines pnp-Transistors bei einem p-Kanal-MOSFET) ist beispielsweise beim Abschalten einer induktiven Last des Leistungstransistors, wenn dieser kurzzeitig den Strom im Lawinendurchbruch führen muß, oder beim Abkommutieren der inversen Diode von Bedeutung. Ohne eine solche niederohmige Verbindung besteht die Gefahr, daß der Leistungstransistor bei diesen Schaltvorgängen zerstört wird. Diese Gefahr liegt aber auch dann vor, wenn die niederohmige Verbindung zwischen Sourcegebiet und Bodygebiet etwa aufgrund eines Defektes lokal einen hohen Widerstand aufweist, der zuvor durch übliche statische Messungen bei der Prüfung der Scheibe, aus der der Chip gewonnen ist, nicht detektiert wurde.
- Im einzelnen sind aus
US 5 023 196 A ,US 5 134 448 A undEP 0 440 394 B1 Source-Down-Leistungs-MOSFETs in Common-Source-Struktur bekannt, bei denen ein n-dotiertes Siliziumsubstrat verwendet wird, das gleichzeitig als Sourcegebiet dient. Ein p-dotiertes Bodygebiet ist hier mittels eines in einem ersten Graben (Trench) angeordneten Metallkontaktes mit dem Siliziumsubstrat kurzgeschlossen. Gate befindet sich in einem zweiten Graben. Nachteilhaft an einer solchen Struktur ist der nicht unerhebliche Platzbedarf für den Source-Body-Kurzschluß mittels des im ersten Graben vorgesehenen Metallkontaktes. - In
DE 196 38 439 A1 ist ein Source-Down-Leistungs-MOSFET beschrieben, bei dem der Kurzschluß zwischen dem Bodygebiet und dem Sourcegebiet durch eine mit dem p-dotierten Bodygebiet verbundene hochdotierte p-leitende Zone, die an die Chipoberfläche geführt und durch einen Bonddraht mit dem Sourcegebiet verbunden ist, vorgenommen wird. Eine andere Möglichkeit besteht darin, die hochdotierte p-leitende Zone mittels eines Metallkontaktes mit einem ebenfalls an die Chipoberfläche geführten und mit dem Sourcegebiet bzw. dem Siliziumsubstrat in Verbindung stehenden hochdotierten n-leitenden Gebiet zu verbinden. - Aus der gattungsgemäßen
DE 198 01 313 A1 ist ein Source-Down-Leistungs-MOSFET mit einer Gateelektrode in einem Trench bekannt. Bei diesem MOSFET sind das Bodygebiet und das Substrat über eine nicht gleichrichtende Verbindung leitend verbunden. Das Sourcegebiet ist zwischen Bodygebiet und Substrat eingebettet. - Aus
US 5 160 985 A ist ein Verfahren zum Herstellen eines Source-Down-Leistungs-MOSFETs durch maskierte Implantation bekannt. Dabei wird durch Hochenergieimplantation von Titan-, Molybdän- oder Kobaltionen und Bildung eines entsprechenden Silizids ein vergrabener Kurzschluss zwischen dem Bodygebiet und dem Sourcegebiet eines IGBT (Bipolartransistor mit isoliertem Gate) hergestellt. - Strukturierte und nicht strukturierte nicht gleichrichtende Verbindungen bei Source-Down-Leistungs-MOSFETs sind neben der bereits genannten
DE 198 01 313 A1 auch aus derDE 196 06 105 A1 bekannt. - Es ist nun Aufgabe der vorliegenden Erfindung, einen Source-Down-Leistungs-MOSFET anzugeben, bei dem ein niederohmiger Anschluß des Bodygebietes an das Sourcegebiet sicher gewährleistet ist und bei dem ein Defekt in der Verbindung zwischen dem Bodygebiet und dem Sourcegebiet allenfalls zu einer vollkommen unkritischen Stillegung des Leistungstransistors in diesem Gebiet führt; außerdem soll ein Verfahren zum Herstellen eines solchen Source-Down-Leistungs-MOSFETs geschaffen werden.
- Diese Aufgabe wird erfindungsgemäß durch einen Source-Down-Leistungs-MOSFET mit den Merkmalen des Patentanspruches 1 gelöst.
- Ein vorteilhaftes Verfahren zum Herstellen eines solchen Source-Down-Leistungs-MOSFETs ist in Patentanspruch 8 angegeben.
- Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
- An dem erfindungsgemäßen Source-Down-Leistungs-MOSFET ist zunächst von Bedeutung, daß für einen n-Kanal-MOSFET anstelle eines üblichen n-leitenden Halbleitersubstrates aus insbesondere Silizium ein p-leitendes Halbleitersubstrat verwendet wird. Dies hat den Vorteil, daß als Emitter des parasitären npn-Transistors lediglich das gesondert einzubringende n-leitende Sourcegebiet verbleibt. Dieses Sourcegebiet ist, damit es als Source tatsächlich wirksam ist, mit dem p-leitenden Halbleitersubstrat durch eine nicht gleichrichtende Verbindung, wie beispielsweise einen vergrabenen Metallkontakt, kurzgeschlossen. Damit kann das p-leitende Halbleitersubstrat den Sourcestrom zwischen dem Sourcegebiet und der Chiprückseite als Löcherstrom zum rückseitigen und mit dem Sourcegebiet verbundenen Sourceanschluß führen.
- Damit werden gegenüber dem Stand der Technik mit einem n-leitenden Halbleitersubstrat für einen n-Kanal-MOSFET speziell die folgenden Vorteile erzielt:
Wenn bei einer Vielzahl von Transistorzellen, die jeweils entsprechend dem erfindungsgemäßen Source-Down-Leistungs-MOSFET aufgebaut sind, ein Kurzschluß zwischen einem p-leitenden Bodygebiet und dem Sourcegebiet nicht funktionsfähig ist, so fällt die entsprechende Zelle zwar für die Leitfähigkeit des Leistungstransistors aus, was unerheblich ist, solange nur ein kleiner Anteil der Zellen fehlerhaft ist. Die Sperrfähigkeit und die Robustheit des Leistungstransistors im Lawinendurchbruch oder beim Abkommutieren der inversen Diode werden aber nicht beeinträchtigt, da das p-leitende Bodygebiet weiterhin direkt mit der Chiprückseite verbunden ist. Insbesondere führt ein mit einem Widerstand behafteter Kurzschluß einer Zelle sogar zu einer Verbesserung der Robustheit, da der Emitter des parasitären npn-Transistors dann schlecht angeschlossen ist, was bei einem Stromfluß durch den parasitären npn-Transistor zu einer Gegenkopplung führt. - Beim Stand der Technik mit einem n-leitenden Halbleitersubstrat ist dagegen bei einem schlechten oder nicht vorhandenen Kurzschluß zwischen Bodygebiet und Sourcegebiet zwar die Leitfähigkeit des Leistungstransistors unverändert; seine Robustheit und gegebenenfalls im Extremfall sogar seine Sperrfähigkeit sind aber verringert.
- Wesentlich an der Erfindung ist insbesondere, daß die für die Funktionsfähigkeit des Leistungs-MOSFET bedeutsame Verbindung zwischen dem p-leitenden Bodygebiet und der Chiprückseite unabhängig von Defekten bei der Herstellung allein durch den Aufbau des MOSFETs mit dem p-leitenden Halbleitersubstrat sichergestellt ist.
- Für einen p-Kanal-Source-Down-Leistungs-MOSFET gelten entsprechende Überlegungen, wie diese oben für einen n-Kanal-Source-Down-Leistungs-MOSFET angegeben sind.
- Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert, in deren
1 bis5 jeweils Schnittbilder durch verschiedene Ausführungsbeispiele eines Source-Down-Leistungs-MOSFETs gezeigt sind. - In den Figuren werden einander entsprechende Bauteile jeweils mit den gleichen Bezugszeichen versehen.
-
1 zeigt einen Source-Down-Leistungs-MOSFET nach einem ersten Ausführungsbeispiel mit einem p+-dotierten Siliziumsubstrat1 , einem p-dotierten Gebiet2 , einem n-dotierten Gebiet3 und einem n+-dotierten Anschlußgebiet4 für einen Drainkontakt5 mit einer Drainelektrode D. - Die Gebiete
2 und3 können durch Epitaxie auf das Siliziumsubstrat1 aufgebracht sein und aus mit Bor bzw. Phosphor dotiertem Silizium bestehen. Das Gebiet3 wirkt als Driftstrecke, während das Gebiet2 das Bodygebiet bildet. Das Gebiet2 kann auch durch Ausdiffusion aus dem hochdotierten Siliziumsubstrat1 in die entsprechende epitaktische Schicht gebildet werden. - Durch das Gebiet
3 erstrecken sich Trenche6 ,7 , deren Wände und Böden ebenso wie die Oberfläche der Gebiete3 ,4 mit einer Isolierschicht8 aus beispielsweise Siliziumdioxid bedeckt sind. Anstelle von Siliziumdioxid kann gegebenenfalls auch Siliziumnitrid verwendet werden. Ebenso ist es möglich, für diese Isolierschicht einen mehrlagigen Film aus verschiedenen isolierenden Materialien vorzusehen. Das Innere der Trenche6 ,7 ist mit einem leitenden Material aus beispielsweise dotiertem polykristallinem Silizium gefüllt, um so einen Gatekontakt9 bzw.10 zu bilden. Die beiden Gatekontakte9 ,10 sind vorzugsweise miteinander verbunden und an eine Gateelektrode G angeschlossen. Zwischen den Gatekontakten9 ,10 und dem Drainkontakt5 befindet sich noch eine Isolierschicht11 aus beispielsweise ebenfalls Siliziumdioxid. - Am unteren Ende der Trenche
9 ,10 sind n-dotierte Sourcegebiete12 ,13 vorgesehen, die über nicht gleichrichtende Verbindungen14 ,15 mit dem p+-dotierten Substrat1 verbunden sind. - Das p+-leitende Siliziumsubstrat
1 ist noch mit einem Sourcekontakt16 versehen, an den eine Sourceelektrode S angeschlossen ist. - Ein mögliches Herstellungsverfahren zum Erzeugen des Source-Down-Leistungs-MOSFETs von
1 kann beispielsweise die folgenden Schritte aufweisen: - – Bereitstellen eines Siliziumsubstrates mit dem p+-leitenden Gebiet
1 und dem p-leitenden Gebiet2 , - – Aufbringen einer n-leitenden epitaktischen Schicht zur Bildung des Gebietes
3 , - – Ätzen der Trenche
6 ,7 , - – Auftragen der Isolierschicht
8 zur Bildung der Gateoxide in den Trenchen6 ,7 in das Gebiet3 und gegebenenfalls bis zum Substrat1 ,2 , - – Einbringen der n-leitenden Gebiete
12 ,13 an den Böden der Trenche6 ,7 durch Ionenimplantation, um so das Sourcegebiet zu erzeugen, - – gegebenenfalls gleichzeitig mit dem vorangehenden Verfahrensschritt ebenfalls durch Ionenimplantation Erzeugen des n+-leitenden Gebiets
4 als Drain-Anschlußgebiet, - – Herstellen des Source-Body-Kurzschlusses durch die Verbindung
14 ,15 , - – Auffüllen der Trenche
6 ,7 mit dem leitenden Material9 ,10 aus beispielsweise dotiertem polykristallinem Silizium. - Es folgen sodann noch die üblichen Schritte, wie das Anbringen der Kontakte für Gate G, Drain D und Source S.
- Die Herstellung des Source-Body-Kurzschlusses aus den nicht gleichrichtenden Verbindungen
14 ,15 kann beispielsweise durch Implantation von Metallionen und nachfolgende Silizidbildung erfolgen (vgl. hierzu insbesondereUS 5 160 985 A ). - Für die Herstellung der Verbindungen
14 ,15 können auch andere Prozesse verwendet werden. Beispielsweise ist es möglich, auf eine Strukturierung für die Verbindungen14 ,15 zu verzichten und eine durchgehende Verbindung17 vorzusehen, die unstrukturiert ist und, wie in2 dargestellt, am unteren Ende der Trenche6 ,7 oder, wie in5 gezeigt, am unteren Ende der Gebiete12 ,13 verlaufen kann. Der Source-Body-Kurzschluß mit den leitenden Verbindungen14 ,15 bzw.17 kann sich, wie in den1 ,2 und5 gezeigt ist, am pn-Übergang zwischen den Gebieten12 ,13 und dem Siliziumsubstrat1 befinden oder, wie in3 gezeigt ist, über eine größere Tiefe ausgedehnt sein. - In den Ausführungsbeispielen der
1 bis3 und5 stellt das Gebiet2 , das sich zwischen dem Sourcegebiet12 bzw.13 und der Driftstrecke aus dem Gebiet3 befindet, das Bodygebiet des Leistungs-MOSFETs dar. Eine Alternative hierzu ist im Ausführungsbeispiel von4 gezeigt. - Im Ausführungsbeispiel von
4 ist das Gebiet3 , das aus einer epitaktischen Schicht besteht, dicker ausgebildet als in den Ausführungsbeispielen der1 bis3 . Hier wird ein Bodygebiet18 bzw.19 nach der Trenchätzung der Trenche6 ,7 und vor dem Auffüllen der Trenche6 ,7 mit dem leitenden Material9 bzw.10 durch Implantation in den Trench6 bzw.7 und nachfolgende Ausdiffusion gebildet. Ein Vorteil des Ausführungsbeispiels von4 besteht darin, daß die Kanallänge und die Dotierung des Bodygebietes18 bzw.19 durch die sehr gut kontrollierbaren Prozesse Diffusion und Implantation definiert sind und nicht von der Dicke der epitaktischen Schicht oder der Trenchtiefe der Trenche6 ,7 abhängen. - Auch im Ausführungsbeispiel von
5 sind die Bodygebiete18 ,19 in ähnlicher Weise strukturiert wie im Ausführungsbeispiel von4 . - Die Dotierung des Bodygebietes
2 als p-leitende epitaktische Schicht kann zwischen dem p+-leitenden Siliziumsubstrat1 und dem n-leitenden Gebiet3 , das auch durch Epitaxie hergestellt ist, liegen (vgl.1 ). - Da p-leitende Siliziumsubstrate im allgemeinen einen höheren Schichtwiderstand als entsprechend dotierte, n-leitende Siliziumsubstrate haben, ist es von Vorteil, am Ende des Herstellungsprozesses, d. h. vor der Erzeugung des Rückseitenkontaktes mit dem Kontakt
16 für die Sourceeelektrode6 noch auf Waferebene die Siliziumscheibe, die das Substrat1 bildet, zu dünnen, um einen geringen Serienwiderstand zu erhalten. Eine Schichtdicke zwischen 100 und 200 μm für die Gebiete1 bis3 insgesamt wird bevorzugt.
Claims (12)
- Source-Down-Leistungs-MOSFET mit einem Draingebiet (
3 ,4 ) des einen Leitungstyps, einem Sourcegebiet (12 ,13 ) des einen Leitungstyps und einem Bodygebiet (2 ;18 ,19 ) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps, bei dem – das Draingebiet (3 ,4 ), das Sourcegebiet (12 ,13 ) und das Bodygebiet (2 ;18 ,19 ) in einem auf einem Halbleitersubstrat (1 ) vorgesehenen Halbleiterkörper angeordnet sind, – das Bodygebiet (2 ;18 ,19 ) mit dem Sourcegebiet (12 ,13 ) durch eine nicht gleichrichtende Verbindung (14 ,15 ;17 ) kurzgeschlossen ist und – ein Drainanschluß (5 ) für das Draingebiet (3 ,4 ) und ein Gateanschluß (9 ,10 ) für eine benachbart zu dem Bodygebiet (2 ;18 ,19 ) liegende, von diesem durch eine Isolierschicht (8 ) getrennte und in einem Trench (6 ,7 ) des Halbleiterkörpers ausgebildete Gateelektrode (G) auf einer ersten Oberfläche des Halbleiterkörpers und ein Sourceanschluß (16 ) auf einer zur ersten Oberfläche gegenüberliegenden zweiten Oberfläche des Halbleiterkörpers angeordnet sind, wobei der Trench (6 ,7 ) sich von der ersten Oberfläche bis in das Bodygebiet (2 ;18 ,19 ) erstreckt, dadurch gekennzeichnet, daß – das Bodygebiet (2 ;18 ,19 ) und das Halbleitersubstrat (1 ) ein elektrisch zusammenhängendes Gebiet des anderen Leitungstyps bilden, – das Sourcegebiet (12 ,13 ) in das zusammenhängende Gebiet eingebettet ist, und – die nicht gleichrichtende Verbindung (14 ,15 ;17 ) wenigstens teilweise an die Isolierschicht (8 ) im Trench (6 ,7 ) angrenzt. - Source-Down-Leistungs-MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß die nicht gleichrichtende Verbindung (
14 ,15 ;17 ) durch einen metallischen Kurzschluß gebildet ist. - Source-Down-Leistungs-MOSFET nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die nicht gleichrichtende Verbindung (
14 ,15 ;17 ) durch eine unstrukturierte Metallschicht gebildet ist. - Source-Down-Leistungs-MOSFET nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die nicht gleichrichtende Verbindung (
14 ,15 ;17 ) aus einem Metallsilizid gebildet ist. - Source-Down-Leistungs-MOSFET nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Draingebiet (
3 ,4 ) aus einer hochdotierten Anschlußzone (4 ) und einer schwächer als diese dotierten Driftstrecke (3 ) gebildet ist. - Source-Down-Leistungs-MOSFET nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Bodygebiet (
2 ;18 ,19 ) p-dotiert ist. - Source-Down-Leistungs-MOSFET nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Schichtdicke eines aus dem Draingebiet (
3 ,4 ), dem Sourcegebiet (12 ,13 ) und dem Bodygebiet (2 ;18 ,19 ) sowie einem Substrat (1 ) des anderen Leitungstyps gebildeten Wafers100 bis 200 μm beträgt. - Verfahren zum Herstellen des Source-Down-Leistungs-MOSFETs nach einem der Ansprüche 1 bis 7, gekennzeichnet durch die folgenden Verfahrensschritte: (a) Bereitstellen eines Siliziumsubstrates (
1 ) des anderen Leitungstyps mit einem darauf angeordneten Bodygebiet (2 ;18 ,19 )) des anderen Leitungstyps, (b) Aufbringen einer epitaktischen Schicht (3 ) des einen Leitungstyps auf das Substrat (1 ), (c) Ätzen von Trenches (6 ,7 ) in die epitaktische Schicht (3 ), gegebenenfalls bis in das Substrat (1 ,2 ), (d) Aufbringen einer Isolierschicht (8 ) als Gateoxid, (e) Implantieren der Sourcegebiete (12 ,13 ) durch die Trenches (6 ,7 ), (f) Herstellen eines Source-Body-Kurzschlusses durch Einbringen einer nicht gleichrichtenden Verbindung (14 ,15 ;17 ) am unteren Ende der Trenches (6 ,7 ) mittels Implantation von Metallionen und nachfolgende Silizidbildung und (g) Auffüllen der Trenches (6 ,7 ) mit einem leitenden Material (9 ,10 ) als Gateelektrode. (h) Fertigstellen des Source-Down-Leistungs-MOSFETs nach einem der Ansprüche 1 bis 7. - Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die nicht gleichrichtende Verbindung (
14 ,15 ;17 ) strukturiert oder unstrukturiert hergestellt wird. - Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß das Bodygebiet (
18 ,19 ) durch Implantation in den Trench (6 ,7 ) und nachfolgende Ausdiffusion erzeugt wird. - Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß das Bodygebiet (
2 ) durch Epitaxie hergestellt wird. - Verfahren nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß das Halbleitersubstrat (
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Citations (3)
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|---|---|---|---|---|
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5160985A (en) * | 1989-01-06 | 1992-11-03 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| DE19606105A1 (de) * | 1995-02-21 | 1996-08-22 | Fuji Electric Co Ltd | Back-Source-MOSFET |
| DE19801313A1 (de) * | 1998-01-15 | 1999-07-22 | Siemens Ag | FET mit Source-Substratanschluß |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4369382A4 (de) * | 2021-12-31 | 2025-07-16 | Csmc Technologies Fab2 Co Ltd | Dmos-anordnung mit einer sperrschichtfeldplatte und verfahren zu ihrer herstellung |
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