DE102015102807B4 - Halbleitervorrichtung, die eine halbleiter-platteneinheit umfasst, die eine source und einen drain verbindet - Google Patents

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Abstract

Halbleitervorrichtung, die Folgendes umfasst:
ein Substrat (100), das sich in einer horizontalen Richtung erstreckt;
einen ersten Source/Drain (S/D) (452), der auf dem Substrat (100) ausgebildet ist;
einen zweiten S/D (456), der über dem ersten S/D (452) angeordnet ist;
eine Halbleiter-Platteneinheit (454), die sich in einer vertikalen Richtung erstreckt und den ersten S/D (452) und den zweiten S/D (456) verbindet;
einen dritten S/D (492), der auf dem Substrat (100) ausgebildet ist;
einen vierten S/D (496), der über dem dritten S/D (492) angeordnet ist; und
eine Nanodraht-Einheit (1400), die sich in der vertikalen Richtung erstreckt, den dritten S/D (492) und den vierten S/D (496) verbindet und die Querschnittsform eines Punktes aufweist.

Description

  • HINTERGRUND
  • Die vorliegende Offenbarung betrifft eine Halbleitervorrichtung, insbesondere eine Halbleitervorrichtung, die eine Halbleiter-Platteneinheit umfasst, die eine Source und einen Drain verbindet.
  • Ein herkömmlicher Vertical-Gate-All-Around-(VGAA)-Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) ist eine Halbleitervorrichtung, die mehrere Sources, mehrere Drains und mehrere Nanodrähte umfasst. Jeder der Nanodrähte erstreckt sich in einer vertikalen Richtung, verbindet jeweils eine Source und einen Drain und dient somit als Kanal zwischen diesen, und hat die Querschnittsform eines Punktes. Eine Modifikation eines solchen Kanals kann die Leistungsfähigkeit von Halbleitervorrichtungen verbessern.
    Die US 2008 / 0 315 300 A1 beschreibt eine Halbleitervorrichtung, die eine Transistorstruktur mit einer spiralförmigen Kanal-Region zwischen einem Source- und einem Drain-Element umfasst.
    Weitere Transistorstrukturen sind zudem aus der JP H04- 256 366 A , der DE 691 20 836 T2 , der US 2004 / 0 262 681 A1 , der US 4 975 754 A sowie der US 2013 / 0 341 704 A1 bekannt. Die US 2012 / 0 025 169 A1 offenbart einen Transistor, der sich aus einer Vielzahl von Nanodrähten zusammensetzt, wobei jeder der Nanodrähte aus einem Drain-Segment, einem Kanal-Segment und einem Source-Segment besteht, welche jeweils von ausgedehnten Kontakt-Schichten umschlossen sind.
    Nanodraht-Transistoren sind außerdem auch aus der US 2013 / 0 270 508 A1 bekannt.
  • Figurenliste
  • Die vorliegende Erfindung stellt eine Halbleitervorrichtung mit den Merkmalen des Anspruchs 1 sowie ein Verfahren zur Herstellung einer Halbleitervorrichtung mit den Merkmalen des Anspruchs 10 bereit. Beispielhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben. Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verständlich, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
    • 1-12 sind schematische Schnittansichten einer Halbleitervorrichtung in verschiedenen Stadien der Herstellung in Übereinstimmung mit einigen Ausführungsformen.
    • 13A-13J sind schematische Draufsichten, die Schnittansichten der Halbleiter-Platteneinheit zeigen, in Übereinstimmung mit einigen Ausführungsformen.
    • 14A-14D sind schematische Draufsichten, die Schnittansichten der Halbleiter-Platteneinheit und der Nanodraht-Einheit zeigen, in Übereinstimmung mit einigen Ausführungsformen.
    • 15 ist eine schematische Perspektivansicht der beispielhaften Ausführungsform einer Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen.
    • 16 ist ein Flussdiagramm, das ein Verfahren zur Herstellung einer Halbleitervorrichtung zeigt, in Übereinstimmung mit einigen Ausführungsformen.
    • 17 ist ein Flussdiagramm, das ein Verfahren zur Herstellung einer Halbleitervorrichtung zeigt, in Übereinstimmung mit einigen Ausführungsformen.
    • 18 ist eine Kurve, die Source-Drain-Stromverstärkung gegenüber Längen von beispielhaften Halbleitervorrichtungen zeigt, in Übereinstimmung mit einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden. Wenn eine Abmessung oder Orientierung oder ein anderer Parameter durch den Begriff „im Wesentlichen“ gekennzeichnet ist, umfasst dies auch die genaue Abmessung, Orientierung oder den genauen anderen Parameter.
  • Die vorliegende Offenbarung sieht eine Halbleitervorrichtung vor, die einen Source-Bereich, einen Drain-Bereich, eine Halbleiterplatte (engl.: semiconductor sheet), einen Source-Kontakt und einen Drain-Kontakt umfasst. Die Halbleiterplatte verbindet den Source- und den Drain-Bereich und dient als Kanal zwischen den beiden. Der Source- und der Drain-Kontakt sind elektrisch mit dem Source- bzw. dem Drain-Bereich verbunden.
  • Eine Analyse zeigt, dass wenn eine Länge der Halbleiterplatte vergrößert wird, ein Source-Drain-Strom der Halbleitervorrichtung angehoben wird. Dies wird durch Simulation und Messungen bestätigt. Wie hier beschrieben wird, weist die Halbleiterplatte der Halbleitervorrichtung der vorliegenden Offenbarung eine Länge auf, die für eine vorgegebene Fläche maximiert ist.
  • Des Weiteren zeigt eine Analyse, dass wenn ein Widerstand zwischen dem Source/Drain-Bereich und dem Source/Drain-Kontakt verringert wird, der Source-Drain-Strom der Halbleitervorrichtung weiter erhöht wird. Dies wird auch durch Simulation und Messungen bestätigt. Wie hier beschrieben wird, wird ein Widerstand zwischen dem Source/Drain-Bereich und dem Source/Drain-Kontakt der Halbleitervorrichtung der vorliegenden Offenbarung auf ein Minimum verkleinert.
  • Mit Bezug auf 16 beginnt das beispielhafte Verfahren 1600 zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Offenbarung mit Block 1610, in dem ein Substrat bereitgestellt wird. Das Substrat erstreckt sich in einer horizontalen oder im Wesentlichen horizontalen Richtung. Das Verfahren 1600 fährt mit Block 1620 fort, in dem ein erster Source/Drain (S/D) auf dem Substrat ausgebildet wird. Das Verfahren 1600 fährt mit Block 1630 fort, in dem ein zweiter S/D ausgebildet wird. Der zweite S/D ist über dem ersten S/D angeordnet. Das Verfahren 1600 fährt mit Block 1640 fort, in dem eine Halbleiter-Sheet-Einheit oder -Platteneinheit ausgebildet wird. Die Halbleiter-Platteneinheit erstreckt sich in einer vertikalen oder im Wesentlichen vertikalen Richtung und verbindet den ersten S/D und den zweiten S/D.
  • 17 ist ein Flussdiagramm eines beispielhaften Verfahrens 1700 zur Herstellung einer Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen. Das Verfahren 1700 beginnt mit Block 1710, in dem ein Substrat, z.B. das Substrat 100, das in 1 gezeigt ist, bereitgestellt wird. Das Verfahren 1700 fährt mit Block 1720 fort, in dem eine erste Halbleiterschicht, z.B. die erste epitaktisch aufgewachsene Schicht 230, 240, die in 2 gezeigt ist, über dem Substrat ausgebildet wird. Das Verfahren 1700 fährt mit Block 1730 fort, in dem eine zweite Halbleiterschicht, z.B. die zweite epitaktisch aufgewachsene Schicht 250, 260, die in 2 gezeigt ist, über der ersten Halbleiterschicht ausgebildet wird. Das Verfahren 1700 fährt mit Block 1740 fort, in dem eine dritte Halbleiterschicht, z.B. die dritte Halbleiterschicht 270, 280, die in 2 gezeigt ist, über der zweiten Halbleiterschicht ausgebildet wird. Das Verfahren 1700 fährt mit Block 1750 fort, in dem eine Vertiefung, z.B. die Vertiefung 405, die in 4 gezeigt ist, ausgebildet wird, die sich durch die zweite und die dritte Halbleiterschicht und in die erste Halbleiterschicht erstreckt. Das Verfahren 1700 fährt mit Block 1760 fort, in dem ein Silizid, z.B. das zweite S/D-Silizid 710, das in 7A gezeigt ist, ausgebildet wird, das die dritte Halbleiterschicht nach dem Ausbilden der Vertiefung umgibt.
  • 1-4 zeigen die Abfolge von Vorgängen bei der Herstellung einer Halbleitervorrichtung gemäß dem Verfahren 1600 von 16.
  • Der erste Vorgang besteht im Bereitstellen eines Substrats.
  • Ein nächster Vorgang besteht im Ausbilden eines Wannenbereichs eines p-Leitfähigkeitstyps in einem ersten Abschnitt des Substrats und eines Wannenbereichs eines n-Leitfähigkeitstyps in einem zweiten Abschnitt des Substrats, der von dem ersten Abschnitt des Substrats in einer horizontalen oder im Wesentlichen horizontalen Richtung einen Abstand hat. 1 zeigt beispielsweise die Struktur nach dem Ausbilden des p-Wannenbereichs 110 und des n-Wannenbereichs 120 in dem Substrat 100. In einer beispielhaften Ausführungsform kann das Ausbilden des p-Wannenbereichs 110 und des n-Wannenbereichs 120 die folgenden Untervorgänge umfassen: Abscheiden einer Schutzschicht über dem Substrat 100, Strukturieren und Ätzen der Schutzschicht, um den ersten Abschnitt des Substrats 100 freizulegen; Ausbilden entweder des p- oder des n-Wannenbereichs 110, 120 in dem freigelegten Abschnitt des Substrats 100, etwa durch ein Implantations- oder Diffusionsverfahren, Entfernen, etwa durch ein Ätzverfahren, der verbleibenden Schutzschicht; Abscheiden einer weiteren Schutzschicht über entweder dem p- oder dem n-Wannenbereich 110, 120 und dem Substrat 100; Strukturieren und Ätzen der Schutzschicht, um den zweiten Abschnitt des Substrats 100 freizulegen; Ausbilden der anderen des p- und des n-Wannenbereichs 110, 120 in dem freigelegten Abschnitt des Substrats 100; und Entfernen des Rests der Schutzschicht, was zu der Struktur führt, die in 1 gezeigt ist.
  • Als nächstes wird, mit Bezug auf 2, eine erste epitaktisch aufgewachsene Schichteinheit 210 auf dem p-Wannenbereich 110 ausgebildet. Danach wird eine zweite epitaktisch aufgewachsene Schichteinheit 220 auf dem n-Wannenbereich 120 ausgebildet. Wie in 2 gezeigt ist, umfassen sowohl die erste als auch die zweite epitaktisch aufgewachsene Schichteinheit 210, 220 eine erste epitaktisch aufgewachsene Schicht 230, 240, eine zweite epitaktisch aufgewachsene Schicht 250, 260 und eine dritte epitaktisch aufgewachsene Schicht 270, 280. In einer beispielhaften Ausführungsform kann das Ausbilden der ersten epitaktisch aufgewachsene Schichteinheit 210 die folgenden Untervorgänge umfassen: Ausbilden der ersten epitaktisch aufgewachsene Schicht 230 auf dem p-Wannenbereich 110 mittels eines ersten epitaktischen Wachstumsverfahrens, Ausbilden der zweiten epitaktisch aufgewachsenen Schicht 250 auf der ersten epitaktisch aufgewachsenen Schicht 230 mittels eines zweiten epitaktischen Wachstumsverfahrens und Ausbilden der dritten epitaktisch aufgewachsenen Schicht 270 auf der zweiten epitaktisch aufgewachsenen Schicht 250 mittels eines dritten epitaktischen Wachstumsverfahrens. In einer beispielhaften Ausführungsform ist mindestens eines der epitaktischen Wachstumsverfahren ein chemisches Gasphasenabscheidungs-(CVD)-Verfahren, ein verwandtes Verfahren, ein anderes geeignetes Abscheidungsverfahren oder eine Kombination daraus. In einer solchen beispielhaften Ausführungsform verwendet das mindestens eine der epitaktischen Wachstumsverfahren SiH4, ein anderes geeignetes gasförmiges Vorproduktmaterial oder eine Kombination daraus.
  • Das Ausbilden der zweite epitaktisch aufgewachsenen Schichteinheit 220 kann Untervorgänge umfassen, die denen der Ausbildung der ersten epitaktisch aufgewachsenen Schichteinheit 210 ähneln, d.h.: Ausbilden der ersten epitaktisch aufgewachsenen Schicht 240 auf dem n-Wannenbereich 120 mittels des ersten epitaktischen Wachstumsverfahrens; Ausbilden der zweiten epitaktisch aufgewachsenen Schicht 260 auf der ersten epitaktisch aufgewachsenen Schicht 240 mittels des zweiten epitaktischen Wachstumsverfahrens; und Ausbilden der dritten epitaktisch aufgewachsenen Schicht 280 auf der zweiten epitaktisch aufgewachsenen Schicht 260 mittels des dritten epitaktischen Wachstumsverfahrens.
  • In einigen Ausführungsformen werden das erste, zweite und dritte epitaktische Wachstumsverfahren nach einander vor Ort ausgeführt. Das heißt, dass das erste, zweite und dritte epitaktische Wachstumsverfahren ohne eine Vakuumunterbrechung in den beteiligten Prozesskammern ausgeführt werden kann. In anderen Ausführungsformen werden das erste, zweite und dritte epitaktische Wachstumsverfahren nicht vor Ort ausgeführt. Eine obere Fläche der ersten epitaktisch aufgewachsenen Schicht 230, 240 kann beispielsweise vor dem Ausbilden der zweiten epitaktisch aufgewachsenen Schicht 250, 260 darauf gereinigt werden und eine obere Fläche der zweiten epitaktisch aufgewachsenen Schicht 250, 260 kann vor dem Ausbilden der dritten epitaktisch aufgewachsenen Schicht 270, 280 darauf gereinigt werden.
  • Die erste epitaktisch aufgewachsene Schichteinheit 210 wird mit einem n-Dotierungsmittel dotiert. Die erste und die dritte epitaktisch aufgewachsene Schicht 230, 270 werden mit einer höheren Konzentration des n-Dotierungsmittels als die zweite epitaktisch aufgewachsene Schicht 250 dotiert. Dies ist in 2 gezeigt, wo die erste und die dritte epitaktisch aufgewachsene Schicht 230, 270 so gezeigt sind, dass sie einen n+-Leitfähigkeitstyp haben. Ähnlich wird die zweite epitaktisch aufgewachsene Schichteinheit 220 mit einem p-Dotierungsmittel dotiert. Die erste und die dritte epitaktisch aufgewachsene Schicht 240, 280 werden mit einer höheren Konzentration des p-Dotierungsmittels dotiert als die zweite epitaktisch aufgewachsene Schicht 260. Dies ist in 2 gezeigt, wo die erste und die dritte epitaktisch aufgewachsene Schicht 240, 280 so gezeigt sind, dass sie einen p+-Leitfähigkeitstyp haben.
  • Es versteht sich, dass die Reihenfolge des Ausbildens der ersten und der zweiten epitaktisch aufgewachsenen Schichteinheit 210, 220 umgekehrt werden kann. Das heißt, dass das Ausbilden der zweiten epitaktisch aufgewachsenen Schichteinheit 220 auf dem n-Wannenbereich 120 zuerst ausgeführt werden kann und das Ausbilden der ersten epitaktisch aufgewachsenen Schichteinheit 210 auf dem p-Wannenbereich 110 als zweites ausgeführt werden kann.
  • Nach dem Ausbilden der ersten und der zweiten epitaktisch aufgewachsenen Schichteinheit 210, 220 wird eine Isolierschicht in der Struktur von 2 ausgebildet, um die erste und die zweite epitaktisch aufgewachsene Schichteinheit 210, 220 zu trennen und um den p- und den n-Wannenbereich 110, 120 zu trennen. 3 zeigt beispielsweise die Struktur von 2 nach dem Ausbilden der Isolierschicht 300. In einer beispielhaften Ausführungsform kann die Isolierschicht 300 mittels eines Grabenisolierungs-(STI)-Verfahrens ausgebildet werden, bei dem: ein Graben ausgebildet wird, der sich durch einen Übergang zwischen der ersten und der zweiten epitaktisch aufgewachsenen Schichteinheit 210, 220, durch einen Übergang des p- und des n-Wannenbereichs 110, 120 und in das Substrat 100 erstreckt; und ein Dielektrikum, etwa SiO2 oder SiN, abgeschieden wird, um den Graben zu füllen. Eine thermische Oxid-Graben-Auskleideschicht kann optional in dem Graben aufgewachsen werden, wobei Siliziumnitrid oder Siliziumoxid über der Auskleideschicht ausgebildet wird. Als nächstes wird überschüssiges dielektrisches Material entfernt, etwa durch ein Ätzverfahren, was zu der Struktur führt, die in 3 gezeigt ist.
  • Als nächstes wird eine Hartmaskenschicht über der Struktur von 3 ausgebildet, wonach die Hartmaskenschicht strukturiert und geätzt wird, um eine strukturierte Hartmaskenschicht auszubilden und Abschnitte der ersten und der zweiten epitaktisch aufgewachsenen Schichteinheit 210, 220 freizulegen. Die strukturierte Hartmaskenschicht kann beispielsweise eine erste Menge von Hartmasken umfassen, die auf der ersten epitaktisch aufgewachsenen Schichteinheit 210 angeordnet sind und die voneinander in der horizontalen Richtung einen Abstand haben und die sich parallel zu einander erstrecken, und eine zweite Menge von Hartmasken, die auf der zweiten epitaktisch aufgewachsenen Schichteinheit 220 angeordnet sind und die voneinander in der horizontalen Richtung einen Abstand haben und die sich parallel zu einander erstrecken.
  • 4 ist eine schematische Schnittansicht einer weiteren Stufe in der Herstellung einer beispielhaften Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen. 4 zeigt die Struktur von 3 nachdem eine Vertiefung 405 ausgebildet wurde, die sich durch die zweite und die dritte epitaktisch aufgewachsene Schicht und in die erste epitaktisch aufgewachsene Schicht erstreckt. Das Ausbilden einer Vertiefung 405, die sich durch die zweite und die dritte epitaktisch aufgewachsene Schicht und in die erste epitaktisch aufgewachsene Schicht erstreckt, umfasst die folgenden Vorgänge: Ausbilden einer Hartmaske 410 über der dritten epitaktisch aufgewachsenen Schicht; Strukturieren und Ätzen der Hartmaske 410; nachfolgend auf das Strukturieren und Ätzen der Hartmaske 410, Verwenden der Hartmaske 410 als Ätzmaske, Ätzen der epitaktisch aufgewachsenen Schichten 450, 490. In einer beispielhaften Ausführungsform wird die Hartmaske 410, etwa eine SiN-Hartmaske oder Ähnliches, mittels eines CVD-Verfahrens, eines verwandten Verfahrens, eines anderen Abscheidungsverfahrens oder einer Kombination daraus ausgebildet.
  • Die erste, zweite und dritte epitaktisch aufgewachsene Schicht 450, 490, umgeben von der Vertiefung 405, bilden einen Teil eines ersten Source/Drain-(S/D)-Bereichs 452, 492, einer Halbleiterplatte 454, 494 bzw. eines zweiten S/D-Bereichs 456, 496.
  • Wie in 4 gezeigt ist, weist der erste S/D-Bereich 452, 492 eine im Allgemeinen umgedrehte T-Form im Querschnitt entlang einer vertikalen oder im Wesentlichen vertikalen Ebene auf und umfasst einen ersten Endabschnitt, der auf dem Wannenbereich 110, 120 angeordnet ist, und einen zweiten Endabschnitt, der sich von dem ersten Endabschnitt erstreckt. Der zweite S/D-Bereich 456, 496 ist über dem ersten S/D-Bereich 452, 492 in einer vertikalen oder im Wesentlichen vertikalen Richtung angeordnet. In einer beispielhaften Ausführungsform dient der erste S/D-Bereich 452, 492 als ein Source-Bereich und in einer solchen beispielhaften Ausführungsform dient der zweite S/D-Bereich 456, 496 als ein Drain-Bereich. In einer weiteren beispielhaften Ausführungsform dient der erste S/D-Bereich 452, 492 als ein Drain-Bereich und in einer solchen weiteren Ausführungsform dient der zweite S/D-Bereich 456, 496 als ein Source-Bereich.
  • Weiter werden, mit Bezug auf 4, unter Verwendung der Hartmasken 410 (nur eine der Hartmasken 410 in sowohl der ersten als auch der zweiten Menge ist in 4 gezeigt), die freiliegenden Abschnitte der ersten und der zweiten epitaktisch aufgewachsenen Schichteinheit 210, 220 entfernt, um eine ungeätzte Schicht 420, mehrere geätzte Schichten 450 (nur eine der geätzten Schichten 450 ist in 4 gezeigt), eine ungeätzte Schicht 460 und mehrere geätzte Schichten 490 (nur eine der geätzten Schichten 490 ist in 4 gezeigt) auszubilden.
  • Die ungeätzte Schicht 420 ist auf dem p-Wannenbereich 110 angeordnet und umfasst mehrere umgebene Abschnitte 430 (nur einer der umgebenen Abschnitte 430 ist in 4 gezeigt), die jeweils als ein erster Endabschnitt einer Zugehörenden der Sources 440 dienen, und einen umgebenden Abschnitt, der die umgebenen Abschnitte 430 umgibt. Jede der geätzten Schichten 450 umfasst einen zweiten Endabschnitt 452 einer Zugehörenden der Sources 440, der sich von dem ersten Endabschnitt 430 der Zugehörenden der Sources 440 erstreckt, einen Drain 456, der über der Zugehörenden der Sources 440 angeordnet ist, und eine Halbleiterplatte (engl.: Sheet) 454, die sich in einer vertikalen oder im Wesentlichen vertikalen Richtung erstreckt und die den zweiten Endabschnitt 452 der Zugehörenden der Sources 440 mit einem Zugehörenden der Drains 456 verbindet.
  • Die ungeätzte Schicht 460 ist auf dem n-Wannenbereich 120 angeordnet und umfasst mehrere umgebene Abschnitte 470 (nur einer der umgebenen Abschnitte 470 ist in 4 gezeigt), die jeweils als ein erster Endabschnitt einer Zugehörenden der Sources 480 dienen, und einen umgebenden Abschnitt, der die umgebenen Abschnitte 470 umgibt. Jede der geätzten Schichten 490 umfasst einen zweiten Endabschnitt 492 einer Zugehörenden der Sources 480, der sich von dem ersten Endabschnitt 470 der Zugehörenden der Sources 480 erstreckt, einen Drain 496, der über der Zugehörenden der Sources 480 angeordnet ist, und eine Halbleiterplatte 494, die sich in einer vertikalen oder im Wesentlichen vertikalen Richtung erstreckt und die den zweiten Endabschnitt 492 der Zugehörenden der Sources 480 mit einem Zugehörenden der Drains 496 verbindet.
  • Zur Klarheit der Beschreibung sind die Dicke der Hartmaske 410, des zweiten Endabschnitts 452, 492 der Source 440, 480, des Drains 456, 496 und der Halbleiterplatte 454, 494 in 4 übertrieben.
  • In einigen Ausführungsformen erstreckt sich der Endabschnitt 452, 492 der Source 440, 480 entlang eines unteren Endes der Halbleiterplatte 454, 494 und der Drain 456, 496 erstreckt sich entlang eines oberen Endes der Halbleiterplatte 454, 494. In anderen Ausführungsformen ist die Source 440, 480 auf dem oberen Ende der Halbleiterplatte 454, 494 ausgebildet. In solchen anderen Ausführungsformen ist der Drain 456, 496 auf dem unteren Ende der Halbleiterplatte 454, 494 ausgebildet.
  • Die Halbleiterplatte 454, 494 weist eine minimale Dicke auf, die ausreicht, um ihre Herstellung zu ermöglichen. Das heißt, dass die Halbleiterplatte 454, 494 so dünn sein kann, wie es die Halbleiterherstellungsverfahren erlauben, und dünner gemacht werden kann, wenn Herstellungstechniken voranschreiten. In dieser Ausführungsform weisen der zweite Endabschnitt 452, 492 der Source 440, 480 und der Drain 456, 496 die gleiche oder im Wesentlichen die gleiche Dicke wie die Halbleiterplatte 454, 494 auf.
  • In dieser beispielhaften Ausführungsform haben die Halbleiterplatten 454 eine im Wesentlichen rechteckige Form, haben voneinander einen Abstand in horizontaler Richtung und erstrecken sich im Allgemeinen parallel zu einander. Als Ergebnis einer solchen Konfiguration definieren die Halbleiterplatten 454 gemeinsam Querschnittsformen von parallelen oder im Wesentlichen parallelen geraden Linien entlang einer horizontalen oder im Wesentlichen horizontalen Ebene.
  • Obwohl eine Halbleiterplatte 454 mit einem Querschnitt mit im Allgemeinen geraden Linien in diesem Beispiel verwendet wird, kann in anderen Beispielen eine Halbleiterplatte verwendet werden, die eine Querschnittsform hat, die sich von einer geraden Linie unterscheidet. Solche Querschnittsformen umfassen beispielsweise einen U-förmigen Querschnitt, einen L-förmigen Querschnitt, eine Ringform, eine Sinus-Form und Ähnliches.
  • In einer beispielhaften Ausführungsform hat die Halbleiterplatte 454 eine sich windende Querschnittsform entlang einer horizontalen oder im Wesentlichen horizontalen Ebene. Darüber hinaus ist in einer beispielhaften Ausführungsform die sich windende Querschnittsform im Allgemeinen Polygon-förmig, z.B. rechteckig, wie am besten in 13A gezeigt ist, oder im Allgemeinen kreisförmig, wie am besten in 13B gezeigt ist. Des Weiteren sind in einer beispielhaften Ausführungsform die Wendungen der Halbleiterplatte 454 parallel oder im Wesentlichen parallel zu einander und haben den gleichen oder im Wesentlichen den gleichen Mittenabstand, d.h. den Abstand zwischen den Wendungen.
  • In einer alternativen beispielhaften Ausführungsform hat die Halbleiterplatte 454 eine spiralförmige Querschnittsform entlang der horizontalen Ebene. Darüber hinaus ist in einer alternativen beispielhaften Ausführungsform die spiralförmige Querschnittsform im Allgemeinen kreisförmig, wie am besten in 13C gezeigt ist, oder im Allgemeinen Polygon-förmig, z.B. dreieckig, wie am besten in 13D gezeigt ist. Weiter sind in einer alternativen beispielhaften Ausführungsform die Wendungen der Halbleiterplatte 454 parallel oder im Wesentlichen parallel zu einander und haben den gleichen oder im Wesentlichen den gleichen Mittenabstand.
  • In einigen beispielhaften Ausführungsformen hat die Halbleiterplatte 454 eine Querschnittsform mit im Allgemeinen geraden Linien entlang der horizontalen Ebene. In anderen beispielhaften Ausführungsformen hat die Halbleiterplatte 454 eine Querschnittsform entlang der horizontalen Ebene, die sich von einer geraden Linie unterscheidet. Solche Querschnittsformen umfassen beispielsweise einen U-förmigen Querschnitt, einen L-Förmigen Querschnitt, eine Ringform, eine Sinus-Form oder Ähnliches.
  • In einer Ausführungsform können die Halbleiterplatten 454 gemeinsam eine einzige Querschnittsform beispielsweise eines Quadrats definieren, wie am besten in 13E gezeigt ist. In einer weiteren Ausführungsform können die Halbleiterplatten 454 gemeinsam mehrere Querschnitte definieren, die die gleiche Form und Größe haben, wie die, die in 13F gezeigt sind. In noch einer weiteren Ausführungsform können die Halbleiterplatten 454 gemeinsam mehrere Querschnitte definieren, die die gleiche Form, aber unterschiedliche Größen haben, so wie die, die in 13G-13I gezeigt sind. In noch einer weiteren Ausführungsform können die Halbleiterplatten 454 gemeinsam mehrere unterschiedliche Querschnittsformen definieren, so wie die, die in 13J gezeigt sind.
  • Des Weiteren umfasst in einer beispielhaften Ausführungsform die Halbleitervorrichtung weiter mindestens einen Source-Bereich, mindestens einen Drain-Bereich und mindestens einen Nanodraht, der sich in der vertikalen Richtung erstreckt und der den mindestens einen Source-Bereich und den mindestens einen Drain-Bereich verbindet und der eine Querschnittsform in der horizontalen Ebene eines Punkts aufweist. Weiter definieren in einer beispielhaften Ausführungsform die Halbleiterplatten 454 und der mindestens eine Nanodraht 1400 gemeinsam Querschnittsformen entlang der horizontalen Ebene, wie die, die in 14A-14D gezeigt sind.
  • Bezieht man sich wieder auf 4, so definieren in dieser beispielhaften Ausführungsform die Halbleiterplatten 494 gemeinsam einen oder mehrere Querschnitte, die mit denen der Halbleiterplatten 454 identisch sind. In einer alternativen Ausführungsform können die Halbleiterplatten 494 gemeinsam eine oder mehrere Querschnittsformen definieren, die sich von denen der Halbleiterplatten 454 unterscheiden, oder die im Wesentlichen ihnen gleichen, jedoch andere Größen als sie aufweisen.
  • In einigen Ausführungsformen umfasst das Beispielverfahren die folgenden Vorgänge: Ausbilden von mindestens einer Source, mindestens einem Drain und mindestens einem Nanodraht, der sich in der vertikalen Richtung erstreckt, der die mindestens eine Source und den mindestens einen Drain verbindet und der eine Querschnittsform eines Punktes hat. In einer solchen Ausführungsform können die Halbleiterplatten und der mindestens eine Nanodraht 1400 gemeinsam Querschnittsformen definieren, wie sie in 14A-14D gezeigt sind.
  • Mit Bezug auf 4 und 15 umfasst die beispielhafte Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Offenbarung das Substrat 100, den p-Wannenbereich 110, den n-Wannenbereich 120, die Sources 440, 480, die Drains 456, 496 und die Halbleiterplatten 454, 494.
  • Der p-Wannenbereich 110 ist in einem ersten Abschnitt des Substrats 100 ausgebildet. Der n-Wannenbereich 120 in einem zweiten Abschnitt des Substrats 100 ausgebildet, der von dem ersten Abschnitt des Substrats 100 in einer horizontalen oder im Wesentlichen horizontalen Richtung einen Abstand hat.
  • Jede der Sources 440 hat eine im Allgemeinen umgedrehte T-förmige Querschnittsform entlang einer vertikalen oder im Wesentlichen vertikalen Ebene und umfasst einen ersten Endabschnitt 430, der auf dem n-Wannenbereich 110 ausgebildet ist, und einen zweiten Endabschnitt 452. Ähnlich weist jede der Sources 480 eine im Allgemeinen umgedrehte T-förmige Querschnittsform entlang der vertikalen Ebene auf und umfasst einen ersten Endabschnitt 470, der auf dem n-Wannenbereich 120 ausgebildet ist, und einen zweiten Endabschnitt 492.
  • Jeder der Drains 456, 496 ist über einer Zugehörigen der Sources 440, 480 angeordnet.
  • Jede der Halbleiterplatten 454, 494 erstreckt sich in einer vertikalen oder im Wesentlichen vertikalen Richtung und verbindet den zweiten Endabschnitt 452, 492 einer Zugehörigen der Sources 440, 480 mit einem Zugehörigen der Drains 456, 496.
  • In dieser beispielhaften Ausführungsform erstreckt sich der zweite Endabschnitt 452, 492 der Source 440, 480 entlang eines unteren Endes der Halbleiterplatten 454, 494 und der Drain 456, 496 erstreckt sich entlang eines oberen Endes der Halbleiterplatten 454, 494. In einer alternativen Ausführungsform ist die Source 440, 480 auf dem oberen Ende der Halbleiterplatten 454, 494 ausgebildet. In einer solchen alternativen Ausführungsform ist der Drain 456, 496 auf dem unteren Ende der Halbleiterplatten 454, 494 ausgebildet.
  • Die Halbleiterplatte 454, 494 weist eine minimale Dicke auf, die ausreicht, um ihre Herstellung zu ermöglichen. Das heißt, dass die Halbleiterplatte 454, 494 so dünn sein kann, wie es die Halbleiterherstellungsverfahren erlauben, und dünner gemacht werden kann, wenn Herstellungstechniken voranschreiten. In dieser Ausführungsform weisen der zweite Endabschnitt 452, 492 der Source 440, 480 und der Drain 456, 496 die gleiche oder im Wesentlichen die gleiche Dicke wie die Halbleiterplatte 454, 494 auf.
  • In dieser beispielhaften Ausführungsform haben die Halbleiterplatten 454 eine im Allgemeinen rechteckige Form, haben voneinander einen Abstand in horizontaler Richtung und erstrecken sich im Allgemeinen parallel zu einander. Als Ergebnis einer solchen Konfiguration definieren die Halbleiterplatten 454 gemeinsam Querschnittsformen von parallelen oder im Wesentlichen parallelen geraden Linien entlang einer horizontalen oder im Wesentlichen horizontalen Ebene.
  • Obwohl eine Halbleiterplatte 454 mit einem Querschnitt mit im Allgemeinen geraden Linien in diesem Beispiel verwendet wird, kann in anderen Beispielen eine Halbleiterplatte verwendet werden, die eine Querschnittsform hat, die sich von einer geraden Linie unterscheidet. Solche Querschnittsformen umfassen beispielsweise einen U-förmigen Querschnitt, einen L-förmigen Querschnitt, eine Ringform, eine Sinus-Form und Ähnliches.
  • In einer Ausführungsform können die Halbleiterplatten 454 gemeinsam eine einzige Querschnittsform von beispielsweise einem Quadrat definieren, wie am besten in 13A gezeigt ist. In einer weiteren Ausführungsform können die Halbleiterplatten 454 gemeinsam mehrere Querschnitte definieren, die die gleiche Form und Größe haben, wie die, die in 13B gezeigt sind. In noch einer weiteren Ausführungsform können die Halbleiterplatten 454 gemeinsam mehrere Querschnitte definieren, die die gleiche Form, aber unterschiedliche Größen haben, wie die, die in 13C-13E gezeigt sind. In noch einer weiteren Ausführungsform können die Halbleiterplatten 454 gemeinsam mehrere unterschiedliche Querschnittsformen definieren, wie die, die in 13F gezeigt sind.
  • Bezieht man sich wieder auf 4 und 15, so definieren in dieser beispielhaften Ausführungsform die Halbleiterplatten 494 gemeinsam einen oder mehrere Querschnitte, die mit denen der Halbleiterplatten 454 identisch sind. In einer alternativen Ausführungsform können die Halbleiterplatten 494 gemeinsam eine oder mehrere Querschnittsformen definieren, die sich im Wesentlichen von denen der Halbleiterplatten 454 unterscheiden, oder die ihnen im Wesentlichen gleichen, aber andere Größen als sie aufweisen.
  • In einigen Ausführungsformen umfasst die beispielhafte Halbleitervorrichtung weiter mindestens eine Source, mindestens einen Drain und mindestens einen Nanodraht, der sich in der vertikalen Richtung erstreckt und der die mindestens eine Source und den mindestens einen Drain verbindet und der eine Querschnittsform eines Punktes hat. In solchen weiteren Ausführungsformen können die Halbleiterplatten und der mindestens eine Nanodraht 1400 gemeinsam Querschnittsformen definieren, wie die, die in 14A-14D gezeigt sind.
  • 5-12 zeigen die nächste Abfolge von Vorgängen bei der Herstellung der Halbleitervorrichtung gemäß dem Verfahren 1600 in 16.
  • 5 zeigt die Struktur von 4 nachdem ein Paar von Source-Siliziden 520, 530 ausgebildet wurden. Jedes der Source-Silizide 520, 530 umgibt einen Zugehörigen der ersten Endabschnitte 430 der Sources 440 und der ersten Endabschnitte 470 der Sources 480. In einer beispielhaften Ausführungsform kann das Ausbilden der Source-Silizide 520, 530 die folgenden Untervorgänge umfassen: Entfernen, etwa durch ein Ätzverfahren, eines Abschnitts der Isolierschicht 300, der nach außen von den ungeätzten Schichten 420, 460 (siehe 4) hervorragt, um dadurch die Isolierschicht 300 plan oder im Wesentlichen plan mit den ungeätzten Schichten 420, 460 zu machen; Ausbilden eines Abstandhalters 510 um jede der geätzten Schichten 450, 490; Ausbilden eines Silizidmetalls, etwa Ti, Ni, Co und Ähnlichem, über der Struktur nach dem Ausbilden der Abstandhalter 510; Unterziehen der Struktur nach dem Ausbilden des Silizidmetalls einem Ausheilverfahren, um dadurch das Silizidmetall reagieren zu lassen, wodurch das reagierte Silizidmetall die Source-Silizide 520, 530 bildet; und Entfernen des unreagierten Metalls, was zu der Struktur führt, die in 5 gezeigt ist. Beispiele von Materialien zum Ausbilden der Abstandhalter 510 umfassen, sind aber nicht beschränkt auf, SiN, SiO2 und SiON.
  • In einer beispielhaften Ausführungsform weist der Abstandhalter 510 eine Dicke auf, die 30 % kleiner als der Mittenabstand der Wendungen der Halbleiterplatte 440 ist. Beispiele von Materialien für den Abstandhalter 510 umfassen, sind aber nicht beschränkt auf, SiN, SiO2, SiON und Ähnliches. Darüber hinaus wird in einer beispielhaften Ausführungsform das Silizidmetall mittels eines Elektroplattierverfahrens, eines stromlosen Plattierverfahrens, eines Immersions-Plattierverfahrens, eines lichtunterstützten Plattierverfahrens, eines anderen Abscheidungsverfahrens oder einer Kombination daraus ausgebildet. Beispiele von Materialien für das Silizidmetall umfassen, sind aber nicht beschränkt auf, Ti, Ni, Co und Ähnliches. Weiter umfasst in einer beispielhaften Ausführungsform das Ausheilverfahren ein schnelles thermisches Ausheilen (RTA), ein thermisches Laser-Ausheilen, ein anderes geeignetes Ausheilen oder eine Kombination daraus.
  • Als nächstes wird ein Paar von Gate-Stapeln ausgebildet, die jeweils eine Zugehörige der Halbleiterplatten 454 und der Halbleiterplatten 494 umgeben. 6 zeigt beispielsweise die Struktur von 5 nach dem Ausbilden der Gate-Stapel 640, 670. Der Gate-Stapel 640 umfasst ein Gate-Oxid 610, das die Halbleiterplatten 454 umgibt und in direktem Kontakt mit ihnen steht, ein erstes Gate 620, das das Gate-Oxid 610 umgibt und mit ihm in direktem Kontakt steht, und ein zweites Gate 630, das das erste Gate 620 umgibt und mit ihm in direktem Kontakt steht. Der Gate-Stapel 670 umfasst ein Gate-Oxid 650, das die Halbleiterplatten 494 umgibt und mit ihnen in direktem Kontakt steht, und ein Gate 660, das das Gate-Oxid 650 umgibt und mit ihm in direktem Kontakt steht.
  • In einer beispielhaften Ausführungsform kann das Ausbilden der Gate-Stapel 640, 670 die folgenden Untervorgänge umfassen: Entfernen, etwa durch ein Ätzverfahren, der Abstandhalter 510 von der Struktur von 5; Ausbilden einer ersten Zwischendielektrikum-(ILD)-Schicht, etwa aus SiO2, SiCN, SiN oder SiOCN, über der Struktur nachfolgend auf das Entfernen der Abstandhalter 510; Ätzen der ersten ILD-Schicht, um die geätzte erste ILD-Schicht 700 plan oder im Wesentlichen plan mit dem zweiten Endabschnitt 452, 492 der Sources 440, 480 zu machen, was zu der Struktur führt, die in 7 gezeigt ist; Ausbilden einer dielektrischen Schicht 800 über der Struktur von 7, was zu der Struktur führt, die in 8 gezeigt ist; Ausbilden einer ersten leitenden Schicht über der Struktur von 8, wonach ein Abschnitt der ersten leitenden Schicht entfernt wird, so dass die verbleibende erste leitende Schicht 900 nur auf der dielektrischen Schicht 800 über dem p-Wannenbereich 110 vorhanden ist, was zu der Struktur führt, die in 9 gezeigt ist; Ausbilden einer zweiten leitenden Schicht 1000 über der Struktur von 9 in einer gleichförmigen Weise, was zu der Struktur führt, die in 10 gezeigt ist; und Schneiden der dielektrischen Schicht 800 und der ersten und der zweiten leitenden Schicht 900, 1000, um die Gate-Stapel 640, 670 auszubilden, die in 6 gezeigt sind.
  • Die dielektrische Schicht 800 kann ein High-k-Dielektrikum umfassen, etwa HfO2, Al2O3 oder La2O3 oder ein Oxid. Beispiele von Materialien zum Ausbilden der ersten und der zweiten leitenden Schicht 900, 1000 umfassen, sind aber nicht beschränkt auf, Ti, Ta, Al, W, TiN, TaN und TiAl.
  • Als nächstes werden mehrere Drain-Silizide ausgebildet, die jeweils auf einem Zugehörigen der Drains 456, 496 bereitgestellt werden. 11 zeigt beispielsweise die Struktur von 6 nach dem Ausbilden der Drain-Silizide 1100. In einer beispielhaften Ausführungsform umfasst das Ausbilden der Drain-Silizide 1100 die folgenden Untervorgänge: Ausbilden einer zweiten ILD-Schicht über der Struktur von 6; Planarisieren, etwa durch chemisch-mechanisches Polieren/Planarisieren (CMP), der zweiten ILD-Schicht, bis die planarisierte zweite ILD-Schicht 1110 mit den Drains 456, 496 plan oder im Wesentlichen plan ist, wodurch die Hartmasken 410 entfernt werden; Ausbilden eines Silizidmetalls, etwa Ti, Ni oder Co, über den Drains 456, 496 und der zweiten ILD-Schicht 1110; Unterziehen der Struktur nachfolgend auf das Ausbilden des Silizidmetalls einem Ausheilverfahren, um dadurch das Silizidmetall reagieren zu lassen, wodurch die reagierten Silizidmetalle die Drain-Silizide 1100 bilden; und Entfernen der unreagierten Silizidmetalle, was zu der Struktur führt, die in 11 gezeigt ist.
  • Schließlich werden mehrere Kontakte ausgebildet, die jeweils elektrisch mit einem Zugehörigen der Source-Silizide 520, 530, der Drain-Silizide 1100, des zweiten Gates 630 des Gate-Stapels 640 und des Gates 660 des Gate-Stapels 670 verbunden sind. 12 zeigt beispielsweise die Struktur von 11 nach dem Ausbilden der Kontakte 1200 (der Kontakt 1200 für das zweite Gate 630 des Gate-Stapels 640 ist in 12 nicht gezeigt). In einer beispielhaften Ausführungsform werden die Kontakte 1200 mittels eines Middle-End-Of-The-Line-(MEOL)-Verfahrens ausgebildet, bei dem eine dritte ILD-Schicht 1210 über der Struktur von 11 ausgebildet wird. Die erste ILD-Schicht 700, die zweite ILD-Schicht 1110 und die dritte ILD-Schicht 1210 bilden eine Isolierung 1220. Als nächstes wird die Isolierung 1220 strukturiert und geätzt, um Kontaktöffnungen auszubilden, die sich jeweils durch die Isolierung 1220 erstrecken und mit einem Zugehörigen der Source-Silizide 520, 530, der Drain-Silizide 1100, des zweiten Gates 630 des Gate-Stapels 640 und des Gates 660 des Gate-Stapels 670 verbunden sind. Danach wird eine leitende Schicht über der Isolierung 1220 und in den Kontaktöffnungen ausgebildet, wonach die leitende Schicht strukturiert und geätzt wird, wodurch die Kontakte 1200, die in 12 gezeigt sind, ausgebildet werden.
  • 7A ist eine schematische Schnittansicht einer weiteren alternativen Stufe in der Herstellung einer beispielhaften Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen. 7A zeigt die Struktur von 6, nachdem ein zweites S/D-Silizid 710 ausgebildet wurde, das den zweiten S/D-Bereich 496 umgibt. Das Ausbilden des zweiten S/D-Silizids 710, das den zweiten S/D-Bereich 496 umgibt, umfasst die folgenden Vorgänge: Ausbilden einer Zwischendielektrikum-(ILD)-Schicht 720 über der Struktur von 6; Planarisieren, etwa durch chemisch-mechanisches Polieren/Planarisieren (CMP), der ILD-Schicht 720, bis die ILD-Schicht 720 über einem Übergang zwischen der Halbleiterplatte 494 und dem zweiten S/D-Bereich 496 und unter einer oberen Fläche des zweiten S/D-Bereichs 496 liegt; Ausbilden eines Silizidmetalls über der ILD-Schicht 720 und dem zweiten S/D-Bereich 496; Unterziehen einer Struktur nachfolgend auf das Ausbilden des Silizidmetalls einem Ausheilverfahren, um dadurch das Silizidmetall reagieren zu lassen, wodurch das reagierte Silizidmetall das zweite S/D-Silizid 710 bildet; und Entfernen des unreagierten Silizidmetalls.
  • 12A zeigt die Struktur von 7A, nachdem ein erster S/D-Kontakt 810, ein zweiter S/D-Kontakt 820 und ein Gate-Kontakt 830 ausgebildet wurden, die jeweils mit einem Zugehörigen des ersten und des zweiten S/D-Silizids 520, 530, 710 und der leitenden Schicht 660 des Gate-Stapels 670 elektrisch verbunden sind. In einer beispielhaften Ausführungsform werden der erste und der zweite S/D-Kontakt 810, 820 und der Gate-Kontakt 830 mittels eines Middle-End-Of-Lines-(MEOL)-Verfahrens ausgebildet, bei dem eine weitere ILD-Schicht 1210 zuerst über der Struktur von 7A ausgebildet wird. Der Abstandhalter 700 und die ILD-Schichten 1100, 1210 bilden eine Isolierung. Dann wird die Isolierung strukturiert und geätzt, um Kontaktöffnungen auszubilden, die sich jeweils durch die Isolierung erstrecken und mit einem Zugehörigen des ersten und des zweiten S/D-Silizids 520, 530 und der leitenden Schicht 660 des Gate-Stapels 670 verbunden sind. Als nächstes wird eine leitende Schicht über der Isolierung und in den Kontaktöffnungen ausgebildet. Danach wird die leitende Schicht strukturiert und geätzt, um den ersten und den zweiten S/D-Kontakt 810, 820 und den Gate-Kontakt 830 auszubilden.
  • Wie in 12A gezeigt ist, umfasst die Halbleitervorrichtung ein Substrat 100, einen ersten S/D-Bereich 480, einen zweiten S/D-Bereich 496 und eine Halbleiterplatte 494.
  • In dieser beispielhaften Ausführungsform ist das Substrat 100 ein Bulk-Siliziumsubstrat. In einer alternativen beispielhaften Ausführungsform ist das Substrat 100 ein Halbleiter-auf-Isolator-(SOI)-Substrat und umfasst eine monokristalline Siliziumbasis, eine monokristalline Siliziumschicht und eine Oxidschicht, die dazwischen angeordnet ist. Die Halbleitervorrichtung umfasst weiter einen Wannenbereich 120, der in dem Substrat 100 angeordnet ist.
  • Der erste S/D-Bereich 480 weist eine im Allgemeinen umgedrehte T-Form im Querschnitt entlang einer vertikalen oder im Wesentlichen vertikalen Ebene auf und umfasst einen ersten Endabschnitt, der auf dem Wannenbereich 120 angeordnet ist, und einen zweiten Endabschnitt, der sich von dem ersten Endabschnitt erstreckt. In einer beispielhaften Ausführungsform ist ein horizontaler Abstand zwischen Rändern des ersten und des zweiten Endabschnitts des ersten S/D-Bereichs 480 30 % kleiner als der Mittenabstand der Wendungen der Halbleiterplatte 494.
  • Der zweite S/D-Bereich 496 ist über dem ersten S/D-Bereich 480 in einer vertikalen oder im Wesentlichen vertikalen Richtung angeordnet. In dieser beispielhaften Ausführungsform dient der erste S/D-Bereich 480 als Source-Bereich und der zweite S/D-Bereich 496 dient als Drain-Bereich. In einer alternativen beispielhaften Ausführungsform dient der erste S/D-Bereich 480 als Drain-Bereich und der zweite S/D-Bereich 496 dient als Source-Bereich.
  • In einigen beispielhaften Ausführungsformen ist der Wannenbereich ein p-Wannenbereich, der erste und der zweite S/D-Bereich und die Halbleiterplatte werden mit einem n-Dotierungsmittel dotiert und der erste und der zweite S/D-Bereich werden mit einer höheren Konzentration des n-Dotierungsmittels dotiert als die Halbleiterplatte.
  • In einer weiteren beispielhaften Ausführungsformen ist der Wannenbereich ein n-Wannenbereich, der erste und der zweite S/D-Bereich und die Halbleiterplatte werden mit einem p-Dotierungsmittel dotiert und der erste und der zweite S/D-Bereich werden mit einer höheren Konzentration des p-Dotierungsmittels dotiert als die Halbleiterplatte.
  • Mit Bezug auf 11 und 15 umfasst die beispielhafte Halbleitervorrichtung weiter die Source-Silizide 520, 530, die Gate-Stapel 640, 670, die Drain-Silizide 1110, die Isolierschicht 300, die Isolierung 1220 und die Kontakte 1200.
  • Jeder der Source-Silizide 520, 530 ist auf einem Zugehörigen des p- und des n-Wannenbereichs 110, 120 ausgebildet und umgibt einen Zugehörigen des Endabschnitts 430 der Sources 440 und der ersten Endabschnitte 470 der Sources 480.
  • Die Isolierschicht 300, etwa eine STI-Schicht oder jede geeignete Isolierschicht, erstreckt sich durch einen Übergang der Source-Silizide 520, 530, durch einen Übergang des p- und des n-Wannenbereichs 110, 120 und in das Substrat 100.
  • Der Gate-Stapel 640 umfasst ein Gate-Oxid 610, das die Halbleiterplatten umgibt und mit ihnen in direktem Kontakt steht, ein erstes Gate 620, das das Gate-Oxid 610 umgibt und mit ihm in direktem Kontakt steht, und ein zweites Gate 630, das das erste Gate 620 umgibt und mit ihm in direktem Kontakt steht.
  • Der Gate-Stapel 670 umfasst ein Gate-Oxid 650, das die Halbleiterplatten 494 umgibt und mit ihnen in direktem Kontakt steht, und ein Gate 660, das das Gate-Oxid 650 umgibt und mit ihm in direktem Kontakt steht.
  • Da die Sources 440, die Drains 456 und die Halbleiterplatten 454 mit einem n-Dotierungsmittel dotiert werden, da sich die Halbleiterplatten 454 in der vertikalen Richtung erstrecken und da der Gate-Stapel 640 die Halbleiterplatten 454 umgibt, kann die Konfiguration der Sources 440, der Drains 456, der Halbleiterplatten 454 und des Gate-Stapels 640 als Vertical-Gate-All-Around-(VGAA)-n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) bezeichnet werden. Darüber hinaus kann, da die Sources 480, die Drains 496 und die Halbleiterplatten 494 mit einem p-Dotierungsmittel dotiert sind, da die Halbleiterplatten 494 sich in der vertikalen Richtung erstrecken und da der Gate-Stapel 670 die Halbleiterplatten 494 umgibt, die Konfiguration der Sources 480, der Drains 496, der Halbleiterplatten 494 und des Gate-Stapels 670 als VGAA-p-Kanal-MOSFET bezeichnet werden.
  • In einigen Ausführungsformen umfasst die Halbleitervorrichtung nur einen VGAA-n-Kanal-MOSFET. In anderen Ausführungsformen umfasst die Halbleitervorrichtung nur einen VGAA-p-Kanal-MOSFET.
  • 18 ist eine Kurve, die Source-Drain-Stromverstärkung gegenüber Längen eines beispielhaften ersten und zweiten VGAA-MOSFETs zeigt, in Übereinstimmung mit einigen Ausführungsformen. Der erste VGAA-MOSFET umfasst Source- und Drain-Bereiche, einen Source-Kontakt, der mit dem Source-Bereich über ein Source-Silizid elektrisch verbunden ist, einen Drain-Kontakt, der mit dem Drain-Bereich über ein Drain-Silizid elektrisch verbunden ist, und eine Halbleiterplatte, die den Source- und den Drain-Bereich mit einander verbindet. Das Source/Drain-Silizid des ersten VGAA-MOSFETs umgibt nicht den Source/Drain-Bereich des ersten VGAA-MOSFETs. Der zweite VGAA-MOSFET umfasst Source- und Drain-Bereiche, einen Source-Kontakt, der mit dem Source-Bereich über ein Source-Silizid elektrisch verbunden ist, einen Drain-Kontakt, der mit dem Drain-Bereich über ein Drain-Silizid elektrisch verbunden ist, und eine Halbleiterplatte, die den Source- und den Drain-Bereich mit einander verbindet. Das Source/Drain-Silizid des zweiten VGAA-MOSFETs umgibt den Source/Drain-Bereich des zweiten VGAA-MOSFETs.
  • Gestützt auf experimentelle Ergebnisse wird, wie in 18 gezeigt ist, wenn eine Länge der Halbleiterplatte des ersten VGAA-MOSFETs von 19 nm auf 300 nm erhöht wird, eine Source-Drain-Stromverstärkung Idsat(x) des ersten VGAA-MOSFETs, wie durch die Linie 1810 angezeigt ist, von Eins auf 7,2-mal erhöht. Des Weiteren wird, wenn eine Länge der Halbleiterplatte des zweiten VGAA-MOSFETs von 19 nm auf 300 nm erhöht wird, eine Source-Drain-Stromverstärkung Idsat(x) des zweiten VGAA-MOSFETs, wie durch die Linie 1820 angezeigt ist, von Eins auf 10,8-mal erhöht, was 49,5 % mehr als die des ersten VGAA-MOSFETs ist.
  • Es wurde somit gezeigt, dass die Halbleitervorrichtung der vorliegenden Offenbarung einen Source-Bereich, einen Drain-Bereich, eine Halbleiterplatte, die den Source- und den Drain-Bereich mit einander verbindet und die mehrere Wendungen umfasst, ein Source-Silizid, das den Source-Bereich umgibt, einen Source-Kontakt, der mit dem Source-Silizid elektrisch verbunden ist, ein Drain-Silizid, das den Drain-Bereich umgibt, einen Drain-Kontakt, der mit dem Drain-Silizid elektrisch verbunden ist, einen Gate-Stapel, der die Halbleiterplatte umgibt, und einen Gate-Kontakt umfasst, der mit dem Gate-Stapel elektrisch verbunden ist. Wie ein Fachmann nach dem Lesen dieser Offenbarung leicht erkennen kann, stellt, da die Länge der Halbleiterplatte der Halbleitervorrichtung der vorliegenden Offenbarung für eine vorgegebene Fläche maximiert ist und da der Widerstand zwischen dem Source/Drain-Bereich und dem Source/Drain-Kontakt auf ein Minimum reduziert ist, die Halbleitervorrichtung der vorliegenden Offenbarung eine bessere Wärmeableitung bereit und erzeugt einen höheren Drain-Source-/Source-Drain-Strom für eine vorgegebene Menge von Betriebsbedingungen, ohne ihre Größe zu erhöhen.
  • Zusätzlich kann, da Strom stark von dem Kanal abhängt, durch den er fließt, und da die Halbleiterplatte(n) der vorliegenden Offenbarung, die als Kanal zwischen einem Source-Bereich und einem Drain-Bereich dienen, in einer Vielzahl von unterschiedlichen Querschnittsformen konfiguriert werden können, die Halbleitervorrichtung der vorliegenden Offenbarung mit unterschiedlichen Source-Drain-Strom- oder Drain-Source-Strom-Pegeln konfiguriert werden.
  • In einer beispielhaften Ausführungsform der Halbleitervorrichtung umfasst die Halbleitervorrichtung Folgendes: ein Substrat; einen ersten Source/Drain-(S/D)-Bereich, der auf dem Substrat angeordnet ist; einen zweiten S/D-Bereich, der über dem ersten S/D-Bereich angeordnet ist; und eine Halbleiterplatte, die den ersten und den zweiten S/D-Bereich mit einander verbindet und die mehrere Wendungen umfasst.
  • In einer weiteren beispielhaften Ausführungsform einer Halbleitervorrichtung umfasst die Halbleitervorrichtung Folgendes: ein Substrat; einen ersten Source/Drain-(S/D)-Bereich, der auf dem Substrat angeordnet ist; einen zweiten S/D-Bereich, der über dem ersten S/D-Bereich angeordnet ist; eine Halbleiterplatte, die den ersten und den zweiten S/D-Bereich mit einander verbindet; und ein Silizid, das den zweiten S/D-Bereich umgibt.
  • In einer beispielhaften Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung umfasst das Verfahren Folgendes: Bereitstellen eines Substrats; Ausbilden einer ersten Halbleiterschicht über dem Substrat; Ausbilden einer zweiten Halbleiterschicht über der ersten Halbleiterschicht; Ausbilden einer dritten Halbleiterschicht über der zweiten Halbleiterschicht; Ausbilden einer Vertiefung, die sich durch die zweite und die dritte Halbleiterschicht und in die erste Halbleiterschicht erstreckt; und Ausbilden eines Silizids, das die dritte Halbleiterschicht umgibt, nachfolgend auf das Ausbilden der Vertiefung.
  • Es wurde also gezeigt, dass die Halbleitervorrichtung der vorliegenden Offenbarung mehrere Sources, mehrere Drains und eine Halbleiterplatte umfasst. Die Halbleiter-Platteneinheit umfasst mehrere Halbleiterplatten, die jeweils eine Zugehörige der Sources und einen Zugehörigen der Drains mit einander verbinden. Wie ein Fachmann nach dem Lesen der Offenbarung leicht erkennen kann, stellt, da jede der Halbleiterplatten, durch die Drain-Source-Strom/Source-Drain-Strom fließt, eine Fläche aufweist, die relativ groß ist, die Halbleitervorrichtung der vorliegenden Offenbarung eine bessere Wärmeableitung bereit und erzeugt einen höheren Drain-Source-/Source-Drain-Strom für eine vorgegebene Menge von Betriebsbedingungen, ohne die Größe der Halbleitervorrichtung zu erhöhen.
  • Zusätzlich kann, da Strom stark von einem Kanal abhängt, durch den er fließt, und da die Halbleiter-Platteneinheit der vorliegenden Offenbarung, die als Kanal zwischen einer Source und einem Drain dient, in einer Vielzahl von unterschiedlichen Querschnittsformen konfiguriert werden kann, die Halbleitervorrichtung der vorliegenden Offenbarung mit unterschiedlichen Source-Drain-Strom- oder Drain-Source-Strom-Pegeln konfiguriert werden.
  • In einer Ausführungsform umfasst eine Halbleitervorrichtung Folgendes: ein Substrat, das sich in einer horizontalen oder im Wesentlichen horizontalen Richtung erstreckt; einen ersten Source/Drain (S/D), der auf dem Substrat ausgebildet ist; einen zweiten S/D, der über dem ersten S/D angeordnet ist; und eine Halbleiter-Platteneinheit, die sich in einer vertikalen oder im Wesentlichen vertikalen Richtung erstreckt und die den ersten S/D und den zweiten S/D mit einander verbindet.
  • In einer weiteren Ausführungsform umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung Folgendes: Ausbilden eines Substrats, das sich in einer horizontalen oder im Wesentlichen horizontalen Richtung erstreckt; Ausbilden eines ersten S/D auf dem Substrat; Ausbilden eines zweiten S/D über dem ersten S/D; und Ausbilden einer Halbleiter-Platteneinheit, die sich in einer vertikalen oder im Wesentlichen vertikalen Richtung erstreckt und die den ersten S/D mit dem zweiten S/D verbindet.

Claims (28)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Substrat (100), das sich in einer horizontalen Richtung erstreckt; einen ersten Source/Drain (S/D) (452), der auf dem Substrat (100) ausgebildet ist; einen zweiten S/D (456), der über dem ersten S/D (452) angeordnet ist; eine Halbleiter-Platteneinheit (454), die sich in einer vertikalen Richtung erstreckt und den ersten S/D (452) und den zweiten S/D (456) verbindet; einen dritten S/D (492), der auf dem Substrat (100) ausgebildet ist; einen vierten S/D (496), der über dem dritten S/D (492) angeordnet ist; und eine Nanodraht-Einheit (1400), die sich in der vertikalen Richtung erstreckt, den dritten S/D (492) und den vierten S/D (496) verbindet und die Querschnittsform eines Punktes aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleiter-Platteneinheit (454) die Querschnittsform einer geraden Linie in einer horizontalen Ebene aufweist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleiter-Platteneinheit (454) eine Querschnittsform aufweist, die sich von einer geraden Linie in einer horizontalen Ebene unterscheidet.
  4. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei die Halbleiter-Platteneinheit (454) mehrere Halbleiterplatten umfasst, die eine gemeinsame Querschnittsform in einer horizontalen Ebene definieren.
  5. Halbleitervorrichtung nach Anspruch 4, wobei die gemeinsame Querschnittsform mehrere Querschnitte umfasst, die die gleiche Form haben.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die Querschnitte die gleiche Größe haben.
  7. Halbleitervorrichtung nach Anspruch 5, wobei die Querschnitte unterschiedliche Größen haben.
  8. Halbleitervorrichtung nach Anspruch 4, wobei die gemeinsame Querschnittsform mehrere Querschnitte umfasst, die unterschiedliche Formen aufweisen.
  9. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, die weiter ein Gate (620) umfasst, das die Halbleiter-Platteneinheit (454) umgibt.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung, das Folgendes umfasst: Bereitstellen eines Substrats (100), das sich in einer horizontalen Richtung erstreckt; Ausbilden eines ersten Source/Drains (S/D) (452) auf dem Substrat; Ausbilden eines zweiten S/D (456) über dem ersten S/D (452); Ausbildens einer Halbleiter-Platteneinheit (454), die sich in einer vertikalen Richtung erstreckt und die den ersten S/D (452) und den zweiten S/D (456) verbindet; Ausbilden eines dritten S/D (492) auf dem Substrat (100); Ausbilden eines vierten S/D (496) über dem dritten S/D (492); und Ausbilden einer Nanodraht-Einheit (1400), die sich in der vertikalen Richtung erstreckt, die den dritten S/D (492) und den vierten S/D (496) verbindet und die die Querschnittsform eines Punktes aufweist.
  11. Verfahren nach Anspruch 10, wobei die Halbleiter-Platteneinheit (454) die Querschnittsform einer geraden Linie in einer horizontalen Ebene aufweist.
  12. Verfahren nach Anspruch 10, wobei die Halbleiter-Platteneinheit (454) eine Querschnittsform aufweist, die sich von einer geraden Linie in einer horizontalen Ebene unterscheidet.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei die Halbleiter-Platteneinheit (454) mehrere Halbleiterplatten umfasst, die eine gemeinsame Querschnittsform in einer horizontalen Ebene definieren.
  14. Verfahren nach Anspruch 13, wobei die gemeinsame Querschnittsform mehrere Querschnitte umfasst, die die gleiche Form haben.
  15. Verfahren nach Anspruch 14, wobei die Querschnitte die gleiche Größe haben.
  16. Verfahren nach Anspruch 14, wobei die Querschnitte unterschiedliche Größen haben.
  17. Verfahren nach Anspruch 13, wobei die gemeinsame Querschnittsform mehrere Querschnitte umfasst, die unterschiedliche Formen aufweisen.
  18. Verfahren nach einem der Ansprüche 10 bis 17, das weiter das Ausbilden eines Gates (620) umfasst, das die Halbleiter-Platteneinheit (454) umgibt.
  19. Halbleitervorrichtung nach Anspruch 3, wobei die Halbleiter-Platteneinheit (454) mehrere Wendungen umfasst.
  20. Halbleitervorrichtung nach Anspruch 1, die weiter Folgendes umfasst: ein Silizid (710), das den zweiten S/D-Bereich (456) umgibt.
  21. Halbleitervorrichtung nach Anspruch 20, wobei die Halbleiterplatte (454) mehrere Wendungen umfasst.
  22. Halbleitervorrichtung nach einem der Ansprüche 19 bis 21, wobei die Halbleiterplatte (454) eine sich windende Querschnittsform in einer horizontalen Ebene oder eine spiralförmige Querschnittsform in einer horizontalen Ebene aufweist.
  23. Halbleitervorrichtung nach Anspruch 22, wobei die Querschnittsform entweder kreisförmig oder Polygon-förmig ist.
  24. Halbleitervorrichtung nach einem der Ansprüche 19 bis 23, wobei die Wendungen der Halbleiterplatte (454) parallel zueinander sind.
  25. Verfahren nach Anspruch 10, das weiter Folgendes umfasst: Ausbilden einer ersten Halbleiterschicht (230) über dem Substrat; Ausbilden einer zweiten Halbleiterschicht (250) über der ersten Halbleiterschicht (230); Ausbilden einer dritten Halbleiterschicht (270) über der zweiten Halbleiterschicht (250); Ausbilden einer Vertiefung (405), die sich durch die zweite (250) und die dritte Halbleiterschicht (270) und in die erste Halbleiterschicht (230) erstreckt; und Ausbilden eines Silizids (710), das die dritte Halbleiterschicht (270) umgibt, nach dem Ausbilden der Vertiefung (405).
  26. Verfahren nach Anspruch 25, wobei die Halbleiterplatte (454) mehrere Wendungen umfasst, wobei die Wendungen der Halbleiterplatte (454) parallel zu einander sind.
  27. Verfahren nach Anspruch 25 oder 26, wobei die Halbleiterplatte (454) eine sich windende Querschnittsform in einer horizontalen Ebene oder eine spiralförmige Querschnittsform in einer horizontalen Ebene aufweist.
  28. Verfahren nach Anspruch 27, wobei die Querschnittsform entweder kreisförmig oder Polygon-förmig ist.
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