DE69120836T2

DE69120836T2 - Feldeffekttransistor mit vertikaler Struktur und Verfahren zur Herstellung

Info

Publication number: DE69120836T2
Application number: DE69120836T
Authority: DE
Inventors: Tomohisa Mizuno
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-01-25
Filing date: 1991-01-24
Publication date: 1997-01-02
Anticipated expiration: 2011-01-25
Also published as: KR940003605B1; JPH07120800B2; DE69120836D1; EP0439164A3; EP0439164B1; EP0439164A2; JPH03219676A

Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement sowie ein Verfahren zur Herstellung desselben, insbesondere ein Halbleiterbauelement mit einem MOS- Transistor, bei welchem auf einem Substrat ein Vertiefungsabschnitt oder ein konvexer Abschnitt ausgebildet wird, und auf den Seitenwänden dieser Abschnitte eine Gate- Elektrode angebracht ist, um die Flächenintegrationsdichte zu erhöhen.
Der Aufbau eines herkömmlichen MOS-Transistors ist in den Figuren 1 und 2 dargestellt.
Figur list eine Schnittdarstellung eines herkömmlichen MOS-Transistors, und Figur 2 ist eine Draufsicht, welche den MOS-Transistor entlang einer Linie D - Da in Figur 1 zeigt. Wie in Figur 1 gezeigt (Der MOS-Transistor in Figur list beispielsweise ein n- Kanal-Transistor), ist auf der Oberfläche eines p-Typ-Substrates 101 ein Elementen- Isolationsbereich 102 ausgebildet, und in einem durch den Elementen-Isolationsbereich 102 isolierten Elementenbereich sind n-Typ-Source-/Drain-Bereiche 103&sub1; und 103&sub2; ausgebildet. In einem Kanalbereich zwischen den Source-/Drain-Bereichen 103&sub1; und 103&sub2; ist eine Gate-Isolierschicht 104 ausgebildet. Darauf befindet sich eine Gate- Elektrode 105.
Bei dem in Figur 2 in Draufsicht dargestelltem MOS-Transistor sind die Source-/Drain- Bereiche 103&sub1; und 103&sub2; zu beiden Seiten der Gate-Elektrode 105 angeordnet. In diesem Falle ist die Breite L der Gate-Elektrode 105 eine Kanallänge, und die Breite W der Source-/Drain-Bereiche 103 in der Richtung senkrecht zur Richtung der Kanallänge ist die Kanalbreite.
Unter der Bedingung Vd > VG - VT ist der Stromdurchgriff Id eines MOS-Transistors mit dem obigen Aufbau durch folgende Gleichung gegeben:
Id = (W/2L) * µCox(VG - VT)² (1)
wobei L die Kanallänge, W die Kanalbreite, µ die Mobilität, Cox die Kapazität der Gate- Isolierschicht sowie Vd, VG und VT die Drain-Spannung, die Gate-Spannung beziehungsweise die Gate-Schwelispannung sind.
Um einen Hochleistungs-MOS-Transistor zu erhalten, was einen großen Stromdurchgriff Id erfordert, wird gegenwartig, wie aus Gleichung (1) ersichtlich, in vielen Fällen die Gate-Breite W vergrößert, um den Stromdurchgriff Id zu verbessern. Wenn jedoch diese Methode zur Verbesserung des Stromdurchgriffs Id angewandt wird, wächst der Flächenbedarf mit der Vergrößerung der Gate-Breite W, wodurch die Mikrostrukturierung des Bauelements unmöglich gemacht wird.
Die oben genannte, herkömmliche technische Lösung ist in der Veröffentlichung (1) von T. Mizuno und Mitautoren in Symp. VLSI Tech. Dig., S. 23 (1988) offenbart. JP-A-63 086 478 oder EP-A-0 284 065 zeigen Merkmale, die denjenigen im Oberbegriff von Anspruch 1 entsprechen.
Die vorliegende Erfindung ist unter Berücksichtigung des oben genannten Problems erarbeitet worden, und ihr liegt die Aufgabe zugrunde, ein Halbleiterbauelement mit einem Feldeffekttransistor hoher Leistung sowie ein Verfahren zu dessen Herstellung zu schaffen, bei welchem die Kanalbreite bezogen auf den Flächenbedarf des Feldeffekttransistors vergrößert ist, um den Stromdurchgriff zu verbessern und die Integrationsdichte zu erhöhen.
Nach der vorliegenden Erfindung ist ein Raibleiterbauelement vorgesehen, wie es in Anspruch 1 beschrieben ist.
Nach einem weiteren Aspekt der Erfindung ist ein Verfahren zur Herstellung eines Halbleiterbauelements vorgesehen, wie es in Anspruch 15 beschrieben ist.
Diese Erfindung wird unter Bezugnahme auf die nachfolgende detaillierte Beschreibung im Zusammenhang mit den beigefügten Zeichnungen besser verständlich, wobei letztere darstellen:
Figur list eine Schnittdarstellung eines herkömmlichen MOS-Transistors.
Figur 2 ist eine Draufsicht auf den in Figur 1 dargestellten MOS-Transistor.
Die Figuren 3A bis 3I sind Schnittdarstellungen eines Feldeffekttransistors in einem Halbleiterbauelement nach der ersten Ausführungsform der vorliegenden Erfindung und zwar in der Reihenfolge der Herstellungsschritte.
Die Figuren 4A bis 4E sind Draufsichten auf einen Feldeffekttransistor, wobei die Schnitte der Figuren 3A bis 3I entlang einer Linie A - Aa geführt sind.
Die Figuren 5A bis 5I sind Schnittdarstellungen eines Feldeffekttransistors in einem Halbleiterbauelement nach der zweiten Ausführungsform der vorliegenden Erfindung.
Die Figuren 6A bis 6E sind Draufsichten auf einen Feldeffekttransistor, wobei die Schnitte der Figuren 5A bis 5I entlang einer Linie B - Ba geführt sind.
Die Figuren 7A und 7B sind Draufsichten auf einen Teil eines Feldeffekttransistors in einem Halbleiterbauelement nach der dritten Ausführungsform der vorliegenden Erfindung.
Die Figuren 8A und 8B sind Draufsichten auf einen Teil eines Feldeffekttransistors in einem Halbleiterbauelement nach der vierten Ausführungsform der vorliegenden Erfindung.
Ein Halbleiterbauelement entsprechend den Ausführungsformen der vorliegenden Erfindung soll nachfolgend zusammen mit einem Verfahren zur Herstellung desselben unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden.
Die Figuren 3A bis 3I sind Schnittdarstellungen, die einen MOS-Transistor in einem Bauelement entsprechend der ersten Ausführungsform der vorliegenden Erfindung in der Reihenfolge der Herstellungsschritte zeigen, und die Figuren 4A bis 4E sind Draufsichten, welche den Transistor in der Reihenfolge der Herstellungsschritte zeigen. Die Figuren 3A bis 3I sind Schnittdarstellungen, welche den MOS-Transistor entlang einer Linie A-Aa in den Draufsichten der Figuren 4A bis 4E geschnitten darstellen.
Wie in den Figuren 3A und 4A dargestellt, wird beispielsweise nach einem LOCOS- Verfahren auf einem p-Typ-Siliziumsubstrat eine Feldoxidschicht 2 ausgebildet. Die gesamte Oberfläche wird mit einem Photoresist überzogen und strukturiert, und dann das Substrat nach einem RIE-Verfahren (Reaktives Ionenätzen) selektiv geätzt, um in einem Substrat 1 eine erste Rille 3 auszubilden. Wenn zu diesem Zeitpunkt die erste Rille 3 in Spiralform ausgebildet ist, dann ist damit auch ein zylinderförmiger Bereich 4 gebildet. Hier ist anzumerken, daß der zylindrische Bereich 4 eine Höhe von 1 µm und eine Breite von 2 µm hat. Die Bezugszahl 4a in Figur 4A bezeichnet einen ebenen Abschnitt des Substrates 1, der von der Feldoxidschicht 2 umgeben ist.
Zu diesem Zeitpunkt ist, wie es beispielsweise in der Draufsicht der Figur 4A dargestellt ist, der zylindrische Bereich 4 derart ausgebildet, daß er durch die erste Rille 3 vom ebenen Bereich 4a des Substrates 1 getrennt ist und die Form einer Insel hat.
Der spiralförmige zylindrische Bereich 4 muß nicht vom Oberflächenabsclinitt 4a getrennt sein, sondern er kann auch derart ausgebildet sein, daß er mit dem Oberflächenabschnitt 4A verbunden ist.
Wie in den Figuren 3B und 4B dargestellt, wird auf der ganzen Oberfläche der sich ergebenden Struktur beispielsweise durch ein thermisches Oxidationsverfahren in einer HCl-Atmosphäre bei einer Temperatur von 800 ºC eine Gate-Isolierschicht 5 mit einer Dicke von 100 Å ausgebildet. Weiterhin wird auf der ganzen Oberfläche beispielsweise durch ein CVD-Verfahren eine Polysiliziumschicht aufgebracht, deren Dicke beispielsweise der Hälfte oder weniger der Breite der ersten Rille 3 entspricht. Bevor die Polysiliziumschicht durch ein RIE-Verfahren geätzt wird, wird in dem Bereich, welcher als Leiterbahnbereich zum Verbinden einer an den Seitenflächen des zylindrischen Bereiches 4 gelegenen Polysiliziumschicht mit einem in der Figur 4B dargestellten, als Gate-Kontaktabschnitt dienenden Bereich vorgesehen ist, eine Photoresistmaske aufgebracht.
Die Polysiliziumschicht wird durch das RIE-Verfahren geätzt, um auf der Seitenfläche des zylindrischen Bereiches 4 eine solche Polysiliziumschicht mit einer maximalen Dicke von 3.000 Å in horizontaler Richtung zu belassen. Die nach dem RIE-Verfahren geätzte Polysiliziumschicht ist mit der Bezugszahl 6 versehen. Die Polysiliziumschicht wird nach dem RIE-Verfahren geätzt, um einen Gate-Kontaktbereich 6b und einen Leiterbahnbereich 6a zu bilden. Wenn die Polysiliziumschicht geätzt ist, wird sie überätzt. Aus diesem Grunde werden die Gate-Isolierschicht 5 auf der Oberseite des zylindrischen Bereichs 4 sowie der obere Teil der Seite des zylindrischen Bereichs 4 auf einer Länge von 2.000 Å freigelegt. Zusätzlich wird die Gate-Isolierschicht 5 in der Mitte des Bodenabschnittes der ersten Rille 3 freigelegt. Schließlich wird die Gate- Isolierschicht 5 im ebenen Bereich 4a des Substrates 1 freigelegt. Ein Dotand vom n- Typ, wie Arsen, wird unter Verwendung der Polysiliziumschicht 6 als Maske durch Ionenimplantation mit einer Besclileunigungsspannung von 40 keV und einer Dotierungsdosis von 50 x 10¹&sup5;/cm² in den zylindrischen Bereich 4 und das Substrat 1 eingebracht, um Dotierungsschichten 7&sub1; bis 7&sub3; vom n&spplus;-Typ auszubilden. Die Polysiliziumschicht 6 wird mit Ionen implantiert, um eine Gate-Elektrode zu bilden.
Wie in Figur 3C dargestellt, wird beispielsweise nach einem CVD-Verfahren auf der ganzen Oberfläche eine Oxidschicht mit einer Dicke von 2.000 bis 3.000 Å ausgebildet.
Wie in Figur 3D dargestellt, werden die CVD-Oxidschicht 8 und die Gate-Isolierschicht 5 nach einem RIE-Verfahren geätzt, um den Dotierungsbereich 7&sub2; auf der Oberseite des zylindrischen Bereiches 4, den Dotierungsbereich 7&sub3; und einen Teil des Dotierungsbereiches 71 am Boden der ersten Rille 3 freizulegen. Wenn die CVD- Oxidschicht geätzt wird, dann wird nur die Polysiliziumschicht 6 mit einer CVD- Oxidschicht 8a überzogen.
Wie in den Figuren 3E und 4C dargestellt, werden der Dotierungsbereich 7&sub2; des Oberseitenabschnittes des zylindrischen Bereiches 4, der Teil des Dotierungsbereiches 7&sub1; am Boden der ersten Rille 3 sowie der Dotierungsbereich 73 des ebenen Abschnittes 4a des Substrates 1, die alle durch den Ätzvorgang der CVD-Oxidschicht 8 freigelegt wurden, geätzt, um eine zweite Rille 9&sub1;, eine dritte Rille 9&sub2; und eine vierte Rille 9&sub3; auszubilden. Anzumerken ist, daß die Bereiche bei dem Ätzvorgang abgesehen von dem Bereich zur Ausbildung der vierten Rille 9&sub3; im ebenen Bereich 4a des Substrates 1 mit einer Photoresistschicht überzogen werden.
Wie in Figur 3F dargestellt, wird Arsen in die zweite, dritte und vierte Rille 9&sub1;, 9&sub2; und 9&sub3; durch Ionenimplantation mit einer Beschleunigungsspannung von 40 keV und einer Dotierungsdosis von 5 x 10¹&sup5;/cm² eingebracht. Nach der Ionenimplantation werden die in die dritte Rille implantierten Arsenionen bei einer Temperatur von 850 ºC in einer N&sub2;- Gasatmosphäre für 20 Minuten aktiviert. Als Ergebnis dessen werden n&spplus;-Typ-Source- Drain-Diffusionsschichten 10&sub1; und 10&sub2; ausgebildet. Anzumerken ist, daß eine n&spplus;-Typ- Source-Drain-Diffusionsschicht 10&sub3; (nicht dargestellt) am Boden der in Figur 4C gezeigten vierten Rille 9&sub3; ausgebildet wird. Zu diesem Zeitpunkt wird die Source-Drain- Diffusionsschicht 10&sub1; integriert in der n&spplus;-Typ-Dotierungsschicht 71 ausgebildet.
Wie in Figur 36 dargestellt, wird eine als Leiterbahnschicht dienende Aluminiumschicht 11 mit einer Dicke von einigen µm oder mehr nach einem Sputterverfahren auf der gesamten Oberfläche aufgebracht.
Wie in den Figuren 3H und 4D dargestellt, wird die Aluminiumschicht 11 durch ein RIE-Verfahren von ihrer Oberseite bis zum oberen Ende der Gate-Isolierschicht 5 abgeätzt. Die Aluminiumschicht 11 verbleibt nur in der zweiten, dritten und vierten Rille 9&sub1;, 9&sub2; und 9&sub3;. Im Ergebnis wird ein seibstausgerichtetes Source-Drain-Leiterbahnsystem ausgebildet. Die in der zweiten, dritten und vierten Rille 9&sub1;, 9&sub2; und 9&sub3; eingebetteten Aluminiumschichten sind mit den Bezugszahlen 11&sub1;, 11&sub2; und 11&sub3; bezeichnet.
Bei einem herkömmlichen Feldeffekttransistor werden nach der Ausbildung einer Isolierzwischenschicht in den Source-Drain-Bereichen Kontakte angebracht. Danach wird eine Aluminiumschicht für ein Source-Drain-Leiterbahnsystem ausgebildet, und diese Aluminiumschicht muß strukturiert werden.
Bei einem Feldeffekttransistor mit einer MOS-Struktur entsprechend der vorliegenden Erfindung können die Vorgänge der Kontaktbildung und der Strukturierung weggelassen werden.
In Figur 4D dienen die mit 11a bis 11c bezeichneten Bereiche als Kontaktabschnitte.
Wie in den Figuren 31 und 4E dargestellt, wird eine Isolierzwischenschicht 12 auf die gesamte Oberfläche aufgebracht. Dann wird eine Resistschicht auf die ganze Oberfläche aufgebracht und strukturiert. Danach werden Kontaktlöcher 13a, 13b und 13c, welche bis zu den Kontaktabschnitten 6b sowie 11a bis 11c herabreichen, beispielsweise nach einem Photoätzverfahren angebracht.
Nach der oben beschriebenen Verfahrensweise wird ein MOS-Feldeffekttransistor in einem Bauelement entsprechend der ersten Ausführungsform der vorliegenden Erfindung hergestellt.
Dementsprechend ist bei dem MOS-Feldeffekttransistor ein zylindrischer Bereich in Spiralform ausgebildet, und entlang der Seitenfläche des zylindrischen Bereichs 4 sind ein Kanalbereich und eine Gate-Elektrode angeordnet. Daher ist die Kanalbreite pro Flächeneinheit des Bauelements vergrößert.
Somit kann auch ein MOS-Transistor mit hohem Durchgriff erhalten werden.
Da nach dem Verfahren zur Herstellung des MOS-Transistors das Leiterbahnsystem für die Source-Drain-Diffusionsschichten 10&sub1;, 10&sub2; und 10&sub3; so ausgeführt werden kann, daß die Leiterschichten in die durch Ätzen des Siliziums erhaltenen zweiten, dritten und vierten Rillen 9&sub1;, 9&sub2; und 9&sub3; eingebettet sind, können die Bauelemente in vorteilhafter Weise mikrostrukturiert werden.
Wenn die Dicke der Gate-Elektrode 6 in horizontaler Richtung mit T und die Breite der zylindrischen Bereiche mit d bezeichnet wird, kann die Bedingung wie folgt angegeben werden:
d > 2 T
Wie in den Figuren 3B und 4B gezeigt, werden bei dieser Vorgabe die einander gegenüber liegenden, durch die Krümmung des zylindrischen Bereiches 4 entstandenen Bereiche nicht vollständig von der Gate-Elektrode 6 ausgefüllt, und die in Figur 3F gezeigte Diffusionsschicht 7&sub1; oder die Source-Drain-Diffusionsschicht 10&sub1; können auf der Bodenfläche zwischen den zylindrischen Bereichen ausgebildet werden.
Wenn zusätzlich die Breite der Gate-Verarmungsschicht auf xj und die Breite des zylindrischen Bereiches 4 auf b eingestellt werden und, wie in der oben genannten Literatur beschrieben, nur die Bedingung
b ≤ 2xj
erfüllt ist, dann kann durch eine Gate-Vorspannung ein hoher Durchgriff erreicht werden. Im Ergebnis kann ein Hochleistungs-MOS-Transistor mit einer kleinen Bauelementefläche und einem hohen Stromdurchgriff erhalten werden.
Ein Halbleiterbauelement nach der zweiten Ausführungsform der vorliegenden Erfindung soll nachfolgend unter Bezugnahme auf die Figuren 5A bis 5I sowie 6A bis 6E beschrieben werden.
Die Figuren 5A bis 5I sind Schnittdarstellungen eines MOS-Feldeffekttransistors in einer zweiten Ausführungsform der vorliegenden Erfindung in der Reihenfolge der Herstellungsschritte, und die Figuren 6A bis 6E sind Draufsichten des MOS- Feldeffekttransistors in verschiedenen Herstellungsschritten. Die Schnitte der Figuren 5A bis 5I verlaufen entlang einer Linie B - Ba in den Figuren 6A bis 6E.
Die Bezugszahlen in den Figuren 5A bis 5I sowie in den Figuren 6A bis 6E bezeichnen jeweils die gleichen Teile wie in den Figuren 3A bis 3I sowie 4A bis 4E.
Wie in den Figuren 5A und 6A dargestellt, wird wie bei der ersten Ausführungsform nach dem Aufbringen einer Feldoxidschicht 2 auf einem p-Typ-Siliziumsubstrat 1 ein spiralförmiger zylindrischer Bereich 14 durch selektives Epitaxialwachstum (SEG) derart ausgebildet, daß er aus dem Substrat 1 herausragt. Der zylindrische Bereich 14 hat den gleichen Leitfähigkeitstyp wie das Substrat 1, d.h. er ist vom p-Typ.
Der oben genannte, in den Figuren 3B und 4B beschriebene Verfahrensschritt kann der gleiche sein, wie der in den Figuren 5B und 6B gezeigte.
Wenn in diesem Falle, wie in der Draufsicht von Figur 6B gezeigt, eine Polysiliziumschicht nach einem RIE-Verfahren geätzt wird, um eine Gate-Elektrode 6 auszubilden, dann wird zuvor eine Maske, wie beispielsweise eine Photoresistmaske, im künftigen Gate-Kontaktbereich sowie im Bereich des künftigen Leiterbahnsystems aufgebracht. Wie in Figur 6B gezeigt, werden ein Bereich 6b als Kontaktteil sowie ein Leiterbahnsystembereich 6a, der sich vom Bereich 6b zur Gate-Elektrode 6 erstreckt, ausgebildet.
Der oben im Zusammenhang der Figuren 3C und 3D beschriebene Schritt kann der gleiche sein, wie der in den Figuren 5C und 5D dargestellte.
Wenn eine CVD-Oxidschicht 8 nach einem RIE-Verfahren geätzt wird, dann wird eine Maske, wie beispielsweise eine Photoresistmaske im Bereich des Leiterbahnsystems 6a, das aus einer Polysiliziumschicht und der CVD-Oxidschicht 8 auf der Oberseite des Gate-Kontaktbereichs 6b besteht, ausgebildet, und die resultierende Struktur wird mit den CVD-Oxidschichten 8b und 8c überzogen.
Die oben in den Figuren 3E und 6B beschriebenen Schritte können die gleichen sein, wie die in den Figuren 5E und 6C gezeigten.
In der Draufsicht der Figur 6C sind die in Figur 5D gezeigten, auf dem Leiterbahnsystembereich 6a und 6b ausgebildeten CVD-Oxidsch ich ten mit Bezugszahlen 8b und 8c versehen.
Die oben in den Figuren 3H und 4D beschriebenen Schritte können die gleichen sein, wie die in den Figuren 5H und 6D gezeigten.
Unter Bezugnahme auf die Figur 6D sind die mit den Bezugszahlen 11a und 11b versehenen Bereiche Kontaktabsehnitte.
Die oben in den Figuren 3I und 4E beschriebenen Schritte können die gleichen sein, wie die in den Figuren 51 und 6E gezeigten.
In den Kontaktabschnitten 11a, 6a und 11b werden Kontaktiöcher 13a, 13b und 13c ausgebildet.
Durch die oben beschriebenen Schritte wird ein MOS-Transistor in einem Bauelement entsprechend der zweiten Ausführungsform hergestellt.
Wie oben beschrieben wurde, kann sogar, wenn ein herausragender Bereich selektiv gebildet wurde, um den zylindrischen Bereich 14 zu erhalten, der gleiche Effekt, wie bei der ersten Ausführungsform erzielt werden.
Das Verfahren der Ausbildung der ersten Rille 3 bei der zweiten Ausführungsform unterscheidet sich von demjenigen bei der ersten Ausführungsform. Obwohl die erste Rille 3 durch stimseitige Bearbeitung der zylindrischen Bereiche 4 erhalten werden kann, hat die erste Rille 3 die gleiche Funktion, wie die im Zusammenhang mit der ersten Ausführungsform beschriebene erste Rille 3. Daher bezeichnet bei der zweiten Ausführungsform auch die gleiche Bezugszahl die gleich erste Rille wie bei der ersten Ausführungsform.
Wie oben beschrieben wurde, wird ein spiralförmiges Muster als Muster für den zylindrischen Bereich mit gekrümmten Abschnitten angewandt.
Von verschiedenen anderen Mustern des zylindrischen Bereichs mit gekrümmten Abschnitten wird noch ein Zick-Zack-Muster vorgestellt. Das Zick-Zack-Muster wird als dritte und vierte Ausführungsform beschrieben.
Die Figuren 7A und 7B sind Draufsichten, welche einen Herstellungsschritt bei der dritten Ausführungsform zeigen. Die Bezugszahlen in den Figuren 7A und 7B bezeichnen die gleichen Teile wie in den Figuren 4A und 4B.
Wie in Figur 7A dargestellt, wird ein zylindrischer Bereich 4 durch den gleichen Verfahrensschritt hergestellt, wie bei der ersten Ausführungsform. Der zylindrische Bereich hat jedoch keine Spiralform, sondern eine Zick-Zack-Form.
Obwohl bei der dritten Ausführungsform der zick-zack-förmige zylindrische Bereich 4 durch eine Rille 3 isoliert ist, kann dieser zylindrische Bereich 4, wie in Fig. 7A gezeigt, an den ebenen Abschnitt 4a angeschlossen werden.
Wie in Figur 7B dargestellt, werden, wie bei der ersten Ausführungsform, Dotierungsschichten 7&sub1; bis 7&sub3; eines Leitfähigkeitstyps, der demjenigen des Substrates 1 entgegengesetzt ist, eine Gate-Isolierschicht 5 und eine Gate-Elektrode 6 ausgebildet. Wie in Figur 7B gezeigt, werden durch ein Photoätzverfahren ein vorgesehener Gate- Kontaktbereich 6b sowie ein Leiterbahnsystembereich 6a, welcher sich von der Gate- Elektrode zum Bereich 6b erstreckt, im voraus ausgebildet.
Obwohl die aufeinanderfolgenden Herstellungsschritte nicht gesondert dargestellt werden, können die gleichen Schritte wie bei der ersten Ausführungsform angewandt werden.
Selbst wenn der zylindrische Bereich 4 in Zick-Zack-Form ausgebildet ist, kann der gleiche Effekt erreicht werden, wie er bei der ersten und zweiten Ausführungsform erreicht wurde.
Ein Halbleiterbauelement entsprechend der vierten Ausführungsform soll nun unter Bezugnahme auf die Figuren 8A und 8B beschrieben werden.
Die Figuren 8A und 8B sind Draufsichten von Herstellungsschritten der vierten Ausführungsform. Die Bezugszahlen in den Figuren 8A und 8B bezeichnen die gleichen Teile wie in Figur 4.
Wie in Fig. 8A dargestellt, wird ein zylindrischer Bereich 14 wie bei der zweiten Ausführungsform nach einem SEG-Verfahren hergestellt, jedoch nicht in Spiralform sondern in Zick-Zack-Form.
Wie in Figur 8B gezeigt, werden Dotierungsschichten 7&sub1; und 7&sub2;, deren Leitfähigkeitstyp demjenigen des Substrates 1 entgegengesetzt ist, eine Gate-Isolierschicht 5 sowie eine Gate-Elektrode 6 in der gleichen Weise erzeugt, wie bei der zweiten Ausführungsform beschrieben. Wie in Figur 8B dargestellt, werden ein vorgesehener Gate-Kontaktbereich 6b und ein Leiterbahnsystembereich 6a, der sich von der Gate-Elektrode 6 zum Bereich 6b erstreckt, beispielsweise durch ein Photoätzverfahren im voraus hergestellt.
Obwohl die aufeinanderfolgenden Herstellungsschritte nicht gesondert dargestellt werden, können die gleichen Schritte wie bei der ersten Ausführungsform angewandt werden.
Selbst wenn der zylindrische Bereich 14 in Zick-Zack-Form ausgebildet ist, um einen gekrümmten Abschnitt zu erhalten, kann der gleiche Effekt erreicht werden, wie er bei der ersten bis dritten Ausführungsform erreicht werden kann.
Die Feldeffekttransistoren in Halbleiterbauelementen entsprechend der ersten bis vierten Ausführungsform sind unter Verwendung von MOS-Transistoren als Beispiel beschrieben worden. Bei diesen Ausführungsformen konnten Hochleistungs-MOS-Transistoren erhalten werden, und die Verfahren zur Herstellung solcher Hochleistungs-MOS- Transistoren sind beschrieben worden.
Die vorliegende Erfindung ist nicht auf das Gebiet der MOS-Feldeffekttransistoren begrenzt. Auch wenn andere Arten von Feldeffekttransistoren angewandt werden, kann der gleiche Effekt, wie er oben beschrieben wurde, erzielt werden. Beispielsweise kann ein MES-Feldeffekttransistor, nämlich ein Feldeffekttransistor, der auf einem GaAs- Substrat ausgebildet wurde, angewandt werden.
In diesem Falle braucht keine Gate-Isolierschicht ausgebildet werden. Da das GaAs selbst ein Halbleiter ist, braucht ein durch eine Feldoxidschicht gebildeter Elementen- Isolationsbereich nicht unbedingt gebildet werden.

Claims

1. Halbleiterbauelement mit:

einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps;

einem auf einer Fläche des Halbleitersubstrats (1) ausgebildeten wandartigen Bereich (4);

einer ersten Isolierschicht (5), welche auf der Seitenwand des wandartigen Bereichs (4) und auf einer Bodenfläche einer von dem wandartigen Bereich (4) gebildeten Rille (3) ausgebildet ist und welche von der Seitenwand des wandartigen Bereichs (4) in die Rille (3) hineinragt;

einer auf der ersten Isolierschicht (5) ausgebildeten Leiterschicht (6);

einer auf der Leiterschicht (6) ausgebildeten zweiten Isolierschicht (8a);

einem ersten Dotierungsbereich (7&sub1;, 10&sub1;) eines zweiten Leitfahigkeitstyps, der unter der Bodenfläche der Rille (3) des Halbleitersubstrats (1) ausgebildet ist;

einem zweiten Dotierungsbereich (102) eines zweiten Leitfähigkeitstyps, der an der Oberseite des wandartigen Bereichs (4) ausgebildet ist;

ersten und zweiten Metallschichten (11&sub1;, 11&sub2;) zum Ausfüllen der Rille (3) sowie eines Bereiches, der von der Oberseite des wandartigen Bereiches (4) und der ersten Isolierschicht (5) begrenzt wird; und

einer dritten Isolierschicht (12) zum Abdecken der ersten und zweiten Metallschicht (11&sub1;, 11&sub2;); dadurch gekennzeichnet, daß der wandartige Bereich derart ausgebildet ist, daß er eine ausgedehnte einteilige Form mit Seitenwänden aufweist, die einander zumindest teilweise gegenüberliegen.

2. Halbleiterbauelement nach Anspruch 1, wobei dieses Bauelement ein MOS- Feldeffekttransistor ist und

die erste Isolierschicht eine Gate-Isolierschicht (5) ist;

die Leiterschicht (6) eine Gate-Elektrode (6) ist;

der erste Dotierungsbereich ein erster Source-Drain-Bereich (7&sub1;) ist; und der zweite Dotierungsbereich ein zweiter Source-Drain-Bereich (10&sub2;) ist.

3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der wandartige Bereich (4) in der Draufsicht eine Spiralform hat, wobei ein Anschluß in der Mitte des Halbleitersubstrates (1) und der andere Anschluß im Randabschnitt des Halbleitersubstrates (1) gelegen ist.

4. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der wandartige Bereich (4) in der Draufsicht eine Zick-Zack-Form hat, wobei ein Anschluß in einer Ecke des Halbleitersubstrats (1) und der andere Anschluß in einer anderen Ecke gelegen ist.

5. Halbleiterbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, daß es eine vierte Isolierschicht (2) und einen ebenen Abschnitt (4a) des Halbleitersubstrates aufweist, die im Randabschnitt des Halbleitersubstrates (1) außerhalb des äußeren Abschnittes der Rille (3) ausgebildet sind.

6. Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, daß der wandartige Bereich (4) von dem ebenen Abschnitt (4a) isoliert ist und die Form einer Insel hat.

7. Halbleiterbauelernent nach Anspruch 5, dadurch gekennzeichnet, daß der wandartige Bereich (4) mit dem ebenen Abschnitt (4a) verbunden ist.

8. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) ein Siliziumsubstrat ist.

9. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Isolierschicht (5) eine Siliziumoxidschicht ist.

10. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leiterschicht (6) eine Polysiliziumschicht ist, die mit einem Dotanden des zweiten Leitfähigkeitstyps dotiert ist.

11. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Isolierschicht (8) eine CVD-Oxidschicht ist.

12. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste und die zweite Metalischicht (11&sub1;, 11&sub2;) Aluminiumschichten sind.

13. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Dotierungschicht (7&sub1;, 10&sub1;, 10&sub2;) Source-/Drain-Elektroden eines MOS- Feldeffekttransistors und die Leiterschicht (6) eine Gate-Elektrode des MOS- Feldeffekttransistors sind.

14. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die wandartigen Bereiche (4) derart ausgebildet sind, daß ein Abstand d zwischen einander gegenüberliegenden Seitenwänden des wandartigen Bereichs (4) und eine maximale Dicke T der Leiterschicht (6) in seitlicher Richtung die Beziehung d ) 2T erfüllen.

15. Verfahren zur Herstellung eines Halbleiterbauelements nach einem der vorhergehenden Ansprüche mit folgenden Schritten:

Ausbilden eines wandartigen Bereichs (4), dessen Wände einander gegenüber liegen auf mindestens einem Teil eins Halbleitersubstrates (1) eines ersten Leitfähigkeitstyps;

Ausbilden einer Polysiliziumschicht (8) auf der ganzen Oberfläche;

Ätzen der Polysiliziumschicht (8) derart, daß nur die Seitenwand des wandartigen Bereichs (4) verbleibt;

Dotieren des Halbleitersubstrats (1) mit einem Dotanden eines zweiten Leitfähigkeitstyps unter der Bodenfläche einer ersten Rille (3), die vom wandartigen Bereich (4) gebildet wird sowie an der Oberseite des wandartigen Bereichs (4) durch die erste Isolierschicht (5) hindurch, um erste und zweite Dotierungsbereiche (7&sub1;, 7&sub2;) und die leitfahige Polysiliziumschicht (8a) auszubilden;

Ausbilden einer zweiten Isolierschicht (8) auf der ganzen Oberfläche;

Ätzen der zweiten Isolierschicht (8) derart, daß sie nur auf der Polysiliziumschicht (8a) verbleibt, sowie Ätzen der ersten Isolierschicht (5), um den ersten Dotierungsbereich (7&sub1;) unter dem Boden der ersten Rille (3) und den zweiten Dotierungsbereich (7&sub2;) an der Oberseite des wandartigen Bereiches (4) freizulegen;

Entfernen des freigelegten Teils des ersten Dotierungsbereiches (7&sub1;), um eine zweite Rille (9&sub1;) auszubilden, und Entfernen des zweiten Dotierungsbereiches, um eine dritte Rille (9&sub2;) auszubilden;

Dotieren von Dotanden des zweiten Leitfähigkeitstyps in die Bodenflächen der zweiten und dritten Rillen (9&sub1;, 9&sub2;), um dritte und vierte Dotierungsbereiche (10&sub1;, 10&sub2;) auszubilden;

Aktivieren des Dotanden des zweiten Leitfahigkeitstyps des ersten, dritten und vierten Dotierungsbereiches (7&sub1;, 10&sub1;, 10&sub2;);

Ausbilden einer Metallschicht (11) auf der ganzen Oberfläche;

Ätzen der Metallschicht (11) derart, daß sie nur in der ersten, zweiten und dritten Rille (3, 9&sub1;, 9&sub2;) verbleibt; und

Ausbilden einer dritten Isolierschicht (12) auf der ganzen Oberfläche.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt der Ausbildung des wandartigen Bereiches (4) ein Schritt zur Ausbildung desselben durch Ätzen des Halbleitersubstrates (1) ist, um die erste Rille (3) zu erzeugen.

17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt zum Ätzen der Polysiliziumschicht, damit sie nur auf der Seitenfläche des wandartigen Bereichs (4) verbleibt, im anisotropen Ätzen der Polysiliziumschicht besteht derart, daß sie nur in einem Bereich verbleibt, der von einem Abstand von 2.000 Å vom oberen Ende des wandartigen Bereiches (4) bis zur Bodenfläche der ersten Rille (3) reicht.