DE19548058C2 - Verfahren zur Herstellung eines MOS-Transistors - Google Patents

Verfahren zur Herstellung eines MOS-Transistors

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Description

Im Hinblick auf schnelle Schaltungen richtet sich das Inter­ esse zunehmend auf Silizium- oder Silizium-Germanium-MOSFETS mit kurzer Kanallänge. Mit Siliziumkurzkanal-MOS-Transistoren mit Kanallängen unter 100 nm werden Schaltzeiten im Bereich von 10 ps erreichbar. Die Kanallänge ist dabei über die Ab­ messung der Gateelektrode abzüglich von Gate-Source und Gate- Drain-Überlappungen gegeben.
Aus IBM TDB Band 33, Juni 1990, Seite 75 bis 77, ist bekannt, die Gateelektrode für einen Kurzkanaltransistor unter Verwen­ dung eines Spacers als Ätzmaske zu strukturieren.
Ferner ist bekannt (siehe zum Beispiel US-PS 5 231 038 und DE 42 34 777 A1), die die Kanallänge bestimmende Strukturgröße der Gateelektrode an der Oberfläche des Kanals dadurch zu re­ duzieren, daß die Gateelektrode mit T-förmigem Querschnitt hergestellt wird. Dazu werden an dem Kanalbereich zugewandten Flanken von Anschlüssen der Source/Drain-Gebiete isolierende Spacer gebildet, oberhalb derer die Gateelektrode gebildet wird. Die Gateelektrode überlappt im oberen Bereich die iso­ lierenden Spacer seitlich. Alternativ (siehe DE 42 34 777 A1) wird die Gateelektrode aus zwei unterschiedlichen Metall­ schichten gebildet. Nach der Strukturierung der oberen Me­ tallschicht wird die untere Metallschicht unter die seitli­ chen Abmessungen der oberen Metallschicht zurückgeätzt.
Bei derartigen Schaltgeschwindigkeiten sind die RC-Konstanten der Gateelektroden nicht mehr vernachlässigbar. Zusätzlich steigt der Widerstand der üblicherweise aus dotiertem und eventuell silizidiertem oder mit anderen besser leitfähigen Materialien beschichtetem Polysilizium bestehenden Gateelek­ trode mit kleinerer Kantenlänge, was zum Beispiel auf Korn­ grenzeneinflüsse zurückgeführt wird.
Der Erfindung liegt das Problem zugrunde, ein Verfahren zur Herstellung eines MOS-Transistors mit kurzer Kanallänge anzu­ geben.
Dieses Problem wird erfindungsgemäß gelöst durch ein Verfah­ ren gemäß Anspruch 1. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
Der erfindungsgemäß hergestellte MOS-Transistor weist eine Gateelektrode mit einem T-förmigen Querschnitt auf. Die Ga­ teelektrode weist im unteren Bereich, an der Oberfläche zum Gatedielektrikum, geringere Strukturgrößen auf als im oberen Bereich. Der obere Bereich der Gateelektrode, der dem Gate­ dielektrikum abgewandt ist, bestimmt den Leitungswiderstand der Gateelektrode. Der untere Bereich der Gateelektrode an der Grenzfläche zum Gate­ dielektrikum dagegen bestimmt die Kanallänge, die für die Schaltgeschwindigkeit des MOS-Transistors bestimmend ist. Da die Strukturgrößen der Gateelektrode in dem erfindungsgemäßen MOS-Transistor an der Oberfläche zum Gatedielektrikum und an der gegenüberliegenden Oberfläche, die den Leitungswiderstand der Gateelektrode bestimmt, unterschiedlich groß sind, wird die Kanallänge unabhängig vom Kontaktwiderstand der Gateelek­ trode eingestellt.
Der erfindungsgemäß hergestellte MOS-Transistor ist besonders vorteilhaft einsetzbar bei Kanallängen unter 100 nm, da in diesem Bereich der Widerstand einer Polysilizium enthaltenden Gateelektrode wegen des zunehmenden Einflusses von Korngren­ zen stärker ansteigt, als es der Reduzierung der Fläche ent­ spricht.
Ein weiterer Vorteil des erfindungsgemäß hergestellten MOS- Transistors liegt darin, daß auch bei Kanallängen unter 100 nm die Gateelektrode im oberen Bereich zum Beispiel mit Strukturgrößen 250 nm realisiert werden kann. Damit kann eine weitere Widerstandsreduktion der Gateelektrode durch Aufbringen von Metallsilizid, zum Beispiel Titansilizid, er­ zielt werden. Es hat sich gezeigt, daß Titansilizid bei Strukturgrößen unter 250 nm zunehmend eine Phase hohen Wider­ stands aufweist und bei derartig kleinen Strukturen zur Wi­ derstandsreduktion nicht gut geeignet ist.
Die Gateelektrode des MOS-Transistors wird vorzugsweise aus zwei Elektrodenschichten in zwei unabhängigen Strukturie­ rungsschritten hergestellt. Dabei wird zunächst eine erste Elektrodenschicht mit Hilfe einer Spacertechnik so struktu­ riert, daß sie die Kanallänge des MOS-Transistors bestimmt. Die erste Elektrodenschicht kann alternativ auch durch eine andere Feinstrukturierungstechnik, zum Beispiel mit Hilfe von Elektronenstrahllithographie, strukturiert werden. Anschlie­ ßend wird eine planarisierende Schicht so gebildet, daß die strukturierte erste Elektrodenschicht im oberen Bereich freiliegt. Außerhalb der strukturierten ersten Elek­ trodenschicht ist die Oberfläche des Gatedielektrikums von der planarisierenden Schicht bedeckt. Anschließend wird eine zweite Elektrodenschicht abgeschieden und strukturiert. Die Strukturgrößen sind dabei größer als bei der ersten struktu­ rierten Elektrodenschicht.
Die Strukturierung der zweiten Elektrodenschicht kann sowohl unter Verwendung einer Photolackmaske als auch selbstjustie­ rend erfolgen.
Im folgenden wird die Erfindung anhand der Ausführungsbei­ spiele und der Figuren näher erläutert.
Fig. 1 zeigt ein Substrat mit einem Gatedielektrikum, einer ersten Elektrodenschicht, einer Hilfsschicht und ei­ ner Photolackmaske.
Fig. 2 zeigt das Substrat nach Bildung einer Hilfsstruktur und Bildung von Spacern an Flanken der Hilfsstruktur.
Fig. 3 zeigt das Substrat nach Strukturierung der ersten Elektrodenschicht zu Elektrodenstegen.
Fig. 4 zeigt das Substrat nach der Bildung von Source/Drain- Gebieten.
Fig. 5 zeigt das Substrat nach Abscheidung einer SiO₂-Schicht, die die Zwischenräume zwischen benachbarten Elektrodenstegen auffüllt.
Fig. 6 zeigt das Substrat nach Planarisierung der SiO₂-Schicht.
Fig. 7 zeigt das Substrat nach dem Rückätzen der Elektroden­ stege.
Fig. 8 zeigt das Substrat nach Abscheiden einer zweiten Elektrodenschicht.
Fig. 9 zeigt das Substrat nach der Herstellung einer T-förmigen Gateelektrode.
Fig. 10 zeigt ein Substrat mit einem Gatedielektrikum, einer ersten Elektrodenschicht, einer Hilfsschicht und ei­ ner Photolackmaske.
Fig. 11 zeigt das Substrat nach Bildung einer Hilfsstruktur und Bildung von Spacern an Flanken der Hilfsstruktur.
Fig. 12 zeigt das Substrat nach Strukturierung der ersten Elektrodenschicht zu Elektrodenstegen.
Fig. 13 zeigt das Substrat nach einer LDD-Implantation.
Fig. 14 zeigt das Substrat nach dem Abscheiden einer SiO₂-Schicht, die die Zwischenräume zwischen benachbarten Elektrodenstegen auffüllt.
Fig. 15 zeigt das Substrat nach Planarisieren der SiO₂-Schicht.
Fig. 16 zeigt das Substrat mit einer Maske, die einen Teil der Elektrodenstege abdeckt, der als Teil einer Ga­ teelektrode vorgesehen ist, und nach dem Rückätzen der von der Maske unbedeckten Elektrodenstege.
Fig. 17 zeigt das Substrat nach Abscheiden einer zweiten Elektrodenschicht.
Fig. 18 zeigt das Substrat nach dem Rückätzen der zweiten Elektrodenschicht, wobei die von der Maske unbedeck­ ten Elektrodenstege vollständig entfernt werden und eine Gateelektrode selbstjustiert gebildet wird.
Fig. 19 zeigt das Substrat nach einer Source/Drain- Implantation und Silizidbildung an der Oberfläche der Source/Drain-Gebiete sowie der Gateelektrode.
Auf ein Substrat 11, das mindestens im Bereich einer Hauptfläche Silizium umfaßt, zum Beispiel eine monokristalli­ ne Siliziumstruktur oder ein SOI-Substrat, wird ein Gatedie­ lektrikum 12 aufgebracht (siehe Fig. 1). Das Gatedielektri­ kum 12 wird zum Beispiel durch thermische Oxidation aus SiO₂ in einer Schichtdicke von 3 bis 4 nm gebildet.
Auf das Gatedielektrikum 12 wird eine erste Elektrodenschicht 13 aufgebracht. Die erste Elektrodenschicht 13 wird zum Bei­ spiel aus dotiertem Polysilizium in einer Schichtdicke von zum Beispiel 200 nm erzeugt.
Auf die erste Elektrodenschicht 13 wird eine Hilfsschicht 14 zum Beispiel durch Abscheidung in einem TEOS-Verfahren aus SiO₂ gebildet. Die Hilfsschicht 14 weist eine Dicke von zum Beispiel 200 nm auf. Auf der Hilfsschicht 14 wird eine Photo­ lackmaske 15 gebildet.
Durch anisotropes Ätzen zum Beispiel mit zum Beispiel CHF₃-RIE (Reactive Ion Etching) wird aus der Hilfsschicht 14 eine Hilfsstruktur 14′ gebildet. Die Hilfsstruktur 14′ weist im wesentlichen senkrechte Flanken auf. Die Hilfsstruktur 14′ bedeckt die Oberfläche der ersten Elektrodenschicht 13 voll­ ständig (siehe Fig. 2). Vorzugsweise weist die Hilfsstruktur 14′ regelmäßig angeordnete Erhebungen auf.
Durch Abscheiden einer Polysiliziumschicht mit im wesentlichen konformer Kantenbedeckung und anisotropes Rückätzen mit zum Beispiel HBr-RIE (Reactive Ion Etching) werden an den Flanken der Hilfsstruktur 14′ Spacer 16 aus Polysilizium gebildet. Die Schicht wird dabei in einer Dicke von zum Beispiel 100 nm ab­ geschieden. Die Breite der Spacer 16 beträgt zum Beispiel folglich ebenfalls 100 nm. Die Anordnung der Spacer 16 ist durch die Anordnung der Flanken der Hilfsstruktur 14′ vorge­ geben.
Unter Verwendung der Spacer 16 als Ätzmaske wird durch ani­ sotropes Ätzen zum Beispiel mit CHF₃ und CF₄-RIE (Reactive Ion Etching) die Hilfsschicht 14′ strukturiert. Dabei ent­ steht eine Hartmaske 14′′ (siehe Fig. 3).
Es wird ein anisotropes Ätzen mit zum Beispiel HBr durchge­ führt, bei dem aus der ersten Elektrodenschicht 13 Elektro­ denstege 13′ gebildet werden. Bei diesem Ätzprozeß werden gleichzeitig die Spacer 16, die ebenfalls aus Polysilizium bestehen, entfernt. Die Hartmaske 14′′ wird dagegen bei die­ sem Ätzprozeß nicht angegriffen und stellt die kantengenaue Übertragung der Struktur auf die Elektrodenstege 13′ sicher.
Anschließend werden gegebenenfalls die Flanken der Elektro­ denstege 13′ mit dünnen SiO₂-Spacern versehen und es wird ei­ ne LDD ("lightly doped drain")-Implantation durchgeführt. Diese erfolgt zum Beispiel mit Arsen bei einer Implantation­ senergie von 20 keV und einer Dosis von 5×10¹⁴ cm-2. Die LiDD-Gebiete können auch durch Ausdiffusion aus dotierten Spacern dotiert werden. Anschließend werden dicke SiO₂-Spacer 17 an den Flanken der Elektrodenstege 13′ erzeugt und eine HDD-Implantation zur Bildung von Source/Drain-Gebieten 18 durchgeführt (siehe Fig. 4). Die HDD ("heavily doped drain")-Implantation erfolgt zum Beispiel mit Arsen bei einer Energie von 90 keV und einer Dosis von 5×10¹⁵ cm-2.
Es wird ganz flächig eine SiO₂-Schicht abgeschieden, zum Bei­ spiel BPSG (Bor-Phosphor-Silicat-Glas) die die Elektrodenste­ ge 13′ abdeckt und die die Zwischenräume zwischen benachbar­ ten Elektrodenstegen 13′ auffüllt. Mit dem Bezugszeichen 19 ist die SiO₂-Schicht, die dicken SiO₂-Spacer 17, die dünnen SiO₂-Spacer und die Hartmaske 14′′ bezeichnet (siehe Fig. 5).
Die SiO₂-Schicht wird in einer Dicke von zum Beispiel 300 nm abgeschieden.
In einem Planarisierungsschritt, zum Beispiel durch chemisch­ mechanisches Polieren, und/oder Planarisierungsätzen oder ähnliches, wird die SiO₂-Schicht 19 rückgeätzt, bis ihre Dic­ ke geringer ist, als es der Höhe der Elektrodenstege 13′ ent­ spricht. Dabei werden die Elektrodenstege 13′ im oberen Be­ reich freigelegt (siehe Fig. 6). Zwischen benachbarten Elek­ trodenstegen 13′ bleibt die Oberfläche des Gatedielektrikums 12 aber von der planarisierenden Schicht 20 bedeckt. Im Hin­ blick auf die Bildung der planarisierenden Schicht 20 ist es vorteilhaft, wenn die Elektrodenstege 13′ regelmäßig angeord­ net sind. Die Anordnung der Elektrodenstege 13′ wird durch die Hilfsstruktur 14′ vorgegeben.
Anschließend werden die Elektrodenstege 13′ zum Beispiel naß­ chemisch mit Cholin bis auf die Höhe der planarisierenden Schicht 20 rückgeätzt (siehe Fig. 7). Dieses erfolgt zum Beispiel um 100 nm, um die zweite Elektrodenschicht möglichst planar abscheiden zu können.
Nachfolgend wird ganz flächig eine zweite Elektrodenschicht 21 abgeschieden. Die zweite Elektrodenschicht 21 wird zum Bei­ spiel aus dotiertem Polysilizium in einer Schichtdicke von zum Beispiel 200 nm abgeschieden (siehe Fig. 8). Die zweite Elektrodenschicht 21 ist mit den Elektrodenstegen 13′ verbun­ den.
Es wird eine Maske erzeugt (nicht dargestellt), die die Form einer Gateelektrode 22 im oberen Bereich definiert. Durch anisotropes Ätzen zum Beispiel mit HBr werden die zweite Elek­ trodenschicht 21 außerhalb der Maske und die Elektrodenstege 13′ außerhalb der Maske entfernt. Die Ätzung stoppt auf der Oberfläche der planarisierenden Schicht 20 oder, im Bereich der Elektrodenstege 13′, des Gatedielektrikums 12. Dabei ent­ steht die Gateelektrode 22, die einen Teil der Elektrodenste­ ge 13′ und einen Teil der zweiten Elektrodenschicht 21 umfaßt (siehe Fig. 9). Die Strukturgröße der Gateelektrode 22 an der Oberfläche des Gatedielektrikums 12 wird durch die Breite der Spacer 16 bestimmt. Sie beträgt zum Beispiel 100 nm. Auf der dem Gatedielektrikum 12 abgewandten Seite wird die Struk­ turgröße der Gateelektrode 22 durch die bei der Strukturie­ rung der zweiten Elektrodenschicht 21 verwendete Maske be­ stimmt. Die Strukturgröße im oberen Bereich beträgt zum Bei­ spiel 300 nm.
Anschließend wird die planarisierende Schicht 20 selektiv zum Siliziumsubstrat 11 und zur Gateelektrode 22 zurückgeätzt. Dieses erfolgt zum Beispiel durch isotropes Ätzen mit NH₄, HF. Der MOS-Transistor wird gegebenenfalls durch eine zweite HDD-Implantation mit zum Beispiel Arsen bei einer Energie von zum Beispiel 90 keV und einer Dosis von zum Beispiel 5×10¹⁵ cm-2 fertiggestellt. Zusätzlich können die Source/Drain- Gebiete und gegebenenfalls die Gateelektroden silizidiert werden. Diese Schritte sind nicht im einzelnen dargestellt.
Auf ein Substrat 21, das mindestens im Bereich einer Hauptfläche Silizium aufweist, zum Beispiel eine monokri­ stalline Siliziumscheibe oder ein SOI-Substrat, wird ein Ga­ tedielektrikum 22 aufgebracht. Das Gatedielektrikum 22 wird zum Beispiel durch thermische Oxidation aus SiO₂ in einer Schichtdicke von 3 bis 4 nm gebildet (siehe Fig. 10).
Auf das Gatedielektrikum 22 wird eine erste Elektrodenschicht 23 zum Beispiel aus dotiertem Polysilizium in einer Schicht­ dicke von zum Beispiel 400 nm aufgebracht. Auf die erste Elektrodenschicht 23 wird eine Hilfsschicht 24 zum Beispiel aus TEOS-SiO₂ in einer Schichtdicke von zum Beispiel 200 nm abgeschieden. Auf der Hilfsschicht 24 wird eine Photolackmas­ ke 25 erzeugt.
Durch anisotropes Ätzen zum Beispiel mit CHF₃-RIE (Reactive Ion Etching) wird aus der Hilfsschicht 24 eine Hilfsstruktur 24′ gebildet. Die Hilfsstruktur 24′ weist senk­ rechte Flanken auf. Die Hilfsstruktur 24′ bedeckt die Ober­ fläche der ersten Elektrodenschicht 23 vollständig (siehe Fig. 11). Sie weist vorzugsweise regelmäßig angeordnete Erhe­ bungen auf.
Durch Abscheidung einer Polysiliziumschicht mit im wesentli­ chen konformer Kantenbedeckung in einer Dicke von zum Bei­ spiel 100 nm und anisotropes Rückätzen mit zum Beispiel HBr- RIE (Reactive Ion Etching) werden an den Flanken der Hilfsstruktur 24′ Spacer 26 aus Polysilizium gebildet.
Durch anisotropes Ätzen mit zum Beispiel CHF₃, CF₄-RIE (Reactive Ion Etching) wird durch Strukturieren der Hilfs­ schicht 24′ eine Hartmaske 24′′ gebildet. Dabei wirken die Spacer 26 als Ätzmaske.
Durch anisotropes Ätzen zum Beispiel mit HBr wird die erste Elektrodenschicht 23 strukturiert. Dabei ent­ stehen Elektrodenstege 23′, die vorzugsweise regelmäßig ange­ ordnet sind (siehe Fig. 12). Bei diesem Ätzprozeß werden die Spacer 26 aus Polysilizium entfernt. Da die Ätzung selektiv zu SiO₂ erfolgt, stoppt sie auf der Oberfläche der Hartmaske 24′′ sowie des Gatedielektrikums 22.
An den Flanken der Elektrodenstege 23′ werden gegebenenfalls SiO₂-Spacer 27 für eine LDD-Implantation 28 erzeugt. Die Im­ plantation erfolgt zum Beispiel mit Arsen mit einer Energie von zum Beispiel 20 keV und einer Dosis von 5×10¹⁴ cm-2 (siehe Fig. 13). Die LDD-Dotierung kann auch durch Ausdiffu­ sion aus dotierten Spacern erfolgen.
Es wird ganz flächig eine SiO₂-Schicht abgeschieden, die die Zwischenräume zwischen benachbarten Elektrodenstegen 23′ auf­ füllt. In Fig. 14 ist mit dem Bezugszeichen 29 die SiO₂-Schicht, die Hartmaske 24′′, die SiO₂-Spacer 27 bezeichnet (siehe Fig. 14). Die SiO₂-Schicht weist eine Dicke von zum Beispiel 300 nm auf.
Durch Planarisierungsverfahren, zum Beispiel chemisch­ mechanisches Polieren oder Planarisierungsätzen wird aus der SiO₂-Schicht 29 eine planarisierende Schicht 30 gebildet. Für die Planarisierung ist die regelmäßige Anordnung der Elektro­ denstege 23′ vorteilhaft, aber nicht zwingend erforderlich. Die planarisierende Schicht 30 weist eine geringere Dicke als die erste Elektrodenschicht 23 auf. Die planarisierende Schicht 30 weist eine Dicke von zum Beispiel 100 nm auf (siehe Fig. 15). Die Elektrodenstege 23′ weisen eine Höhe von zum Beispiel 400 nm auf.
Es wird eine Maske 31 erzeugt, die einen Teil der Elektroden­ stege 23′ abdeckt, der für eine später herzustellende Ga­ teelektrode vorgesehen sind. Von der Maske 31 unbedeckte Elektrodenstege 23′′ werden durch naßchemisches Ätzen mit Cholin auf die Höhe der planarisierenden Schicht 30 zurückge­ ätzt (siehe Fig. 16).
Nach Entfernen der Maske 31 wird ganz flächig eine zweite Elektrodenschicht 32 abgeschieden (siehe Fig. 17). Die zwei­ te Elektrodenschicht 32 wird in einer Dicke von zum Beispiel 100 nm aus dotiertem Polysilizium gebildet. Die zweite Elek­ trodenschicht 32 steht mit den Elektrodenstegen 23′′ und 23′ in Verbindung.
Durch anisotropes Ätzen zum Beispiel mit HBr wird die zweite Elektrodenschicht 32, ähnlich wie in einer Spacerätzung, rückgeätzt. Gleichzeitig werden die Elektrodenstege 23′′, die von der Maske 31 unbedeckt waren, entfernt (siehe Fig. 18).
Da der von der Maske 31 bedeckte Teil der Elektrodenstege 23′ nicht auf die Höhe der planarisierenden Schicht 30 zurückge­ ätzt worden ist, weist die Struktur in diesem Bereich eine deutlich größere Höhe auf. Beim anisotropen Rückätzen ver­ bleibt daher in diesem Bereich eine Gateelektrode 33. Die Ga­ teelektrode 33 setzt sich zusammen aus dem Teil der Elektro­ denstege 23′ und dem darüber angeordneten Teil der zweiten Elektrodenschicht 33.
Für diese selbstjustierte Herstellung der Gateelektrode 33 ist es wichtig, daß die Elektrodenstege 23′ deutlich über die planarisierende Schicht 30 hinausragen. Die Elektrodenstege 23′ überragen die planarisierende Schicht 30 um mindestens die Dicke der planarisierenden Schicht 30. Vorzugsweise wei­ sen die Elektrodenstege 23′ ein Verhältnis von Höhe zur Grundseite von ca. 5 : 1 auf. Das Verhältnis von Höhe der Elek­ trodenstege 23′ zu Dicke der planarisierenden Schicht 30 be­ trägt zum Beispiel 4 : 1.
Alternativ können in Fig. 16 die überflüssigen Elektroden­ stege 23′′, die von der Maske 31 unbedeckt sind, vollständig naßchemisch entfernt werden, und die dabei entstehenden Lö­ cher nach Entfernung der Maske 31 durch Abscheiden und Rückätzen von zum Beispiel 70 nm BPSG planarisiert werden. Dann sind niedrigere Elektrodenstege 23′ ausreichend. Dann ist in dem Ausführungsbeispiel für das Verhältnis von Höhe zur Grundseite der Elektrodenstege 23′ ein Wert von zum Bei­ spiel 3,5 : 1 anstelle von 5 : 1 ausreichend.
Durch anisotropes Ätzen mit zum Beispiel CHF₃ wird selektiv zu Silizium der freiliegende Teil der planarisierenden Schicht 30 und des Gatedielektrikums 22 entfernt. Dabei wirkt die Gateelektrode 33 als Maske.
Zur Fertigstellung des MOS-Transistors wird eine HDD- Implantation zum Beispiel mit Arsen bei einer Energie von zum Beispiel 90 keV und einer Dosis von zum Beispiel 5×10¹⁵ cm-2 durchgeführt. Dabei werden Source/Drain-Gebiete 34 ge­ bildet, die auch die LDD-Gebiete 28 mit umfassen. Zum Ab­ schluß werden die Oberflächen der Source/Drain-Gebiete 34 und der Gateelektrode 33 mit einer Metallsilizidschicht 35 zum Beispiel aus Titansilizid versehen.
In beiden Ausführungsbeispielen kann die Hilfsstruktur 14′ bzw. 24′ auch aus zwei Teilschichten gebildet werden. In die­ sem Fall wird erst eine SiO₂-Schicht und dann eine Si₃N₄-Schicht aufgebracht. Bei der Strukturierung wird nur die Si₃N₄-Schicht selektiv zu SiO₂ strukturiert.

Claims (9)

1. Verfahren zur Herstellung eines MOS-Transistors,
  • - bei dem in einem Substrat, das mindestens im Bereich einer Hauptfläche Silizium umfaßt, ein Sourcegebiet, ein Draingebiet und ein dazwischen angeordnet es Kanalgebiet erzeugt werden,
  • - bei dem an der Hauptfläche ein Gatedielektrikum erzeugt wird, das mindestens die Oberfläche des Kanalgebietes bedeckt,
  • - bei dem ganz flächig eine erste Elektrodenschicht erzeugt wird,
  • - bei dem auf der ersten Elektrodenschicht Hilfsstrukturen mit im wesentlichen senkrecht zur Hauptfläche ausgerichteten Flanken erzeugt werden,
  • - bei dem an den Flanken der Hilfsstrukturen Spacer gebildet werden,
  • - bei dem die erste Elektrodenschicht entsprechend den Spacern strukturiert wird, wobei Elektrodenstege entstehen,
  • - bei dem eine planarisierende Schicht so gebildet wird, daß die Elektrodenstege im oberen Bereich freiliegen, während die Zwischenräume zwischen benachbarten Elektrodenstegen mit der planarisierenden Schicht gefüllt sind,
  • - bei dem ganz flächig eine zweite Elektrodenschicht erzeugt wird,
  • - bei dem durch Strukturierung der zweiten Elektrodenschicht eine Gateelektrode aus einem Teil eines der Elektrodenstege und einem Teil der zweiten Elektrodenschicht gebildet wird.
2. Verfahren nach Anspruch 1,
  • - bei dem zur Bildung der Hilfsstrukturen auf die erste Elektrodenschicht eine Hilfsschicht aufgebracht wird,
  • - bei dem die Hilfsschicht durch anisotropes Ätzen so strukturiert wird, daß die erste Elektrodenschicht mit der Hilfsschicht bedeckt bleibt und daß in der Hilfsschicht Vertiefungen mit im wesentlichen senkrechten Flanken gebildet werden.
3. Verfahren nach Anspruch 2,
  • - bei dem die Spacer an den Flanken der Hilfsstrukturen durch Abscheiden und anisotropes Ätzen einer Schicht mit im wesentlichen konformer Kantenbedeckung gebildet werden,
  • - bei dem durch anisotropes Ätzen der Hilfsschicht unter Verwendung der Spacer als Ätzmaske eine Hartmaske gebildet wird,
  • - bei dem unter Verwendung der Hartmaske als Ätzmaske durch anisotropes Ätzen der ersten Elektrodenschicht die Elektrodenstege gebildet werden.
4. Verfahren nach einem der Ansprüche 1 bis 3,
  • - bei dem zur Bildung der planarisierenden Schicht eine isolierende Schicht abgeschieden wird, deren Dicke mindestens so groß ist wie der halbe Abstand zwischen benachbarten Elektrodenstegen,
  • - bei dem durch ein Planarisierungsverfahren die isolierende Schicht soweit entfernt wird, bis die Elektrodenstege im oberen Bereich freigelegt sind.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem nach der Bildung der Elektrodenstege eine LDD-Implantation durchgeführt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5,
  • - bei dem die zweite Elektrodenschicht mit Hilfe einer lithographisch erzeugten Maske strukturiert wird.
7. Verfahren nach einem der Ansprüche 1 bis 5,
  • - bei dem die planarisierende Schicht so gebildet wird, daß der obere Bereich der Elektrodenstege die planarisierende Schicht deutlich überragt,
  • - bei dem eine Maske erzeugt wird, die denjenigen Teil der Elektrodenstege abdeckt, der als Teil der Gateelektrode vorgesehen ist,
  • - bei dem die von der Maske unbedeckten Teile der Elektrodenstege zurückgeätzt werden,
  • - bei dem die Maske entfernt wird,
  • - bei dem nach Bildung der zweiten Elektrodenschicht eine anisotrope Ätzung durchgeführt wird, bei der die von der Maske unbedeckten Teile der Elektrodenstege entfernt werden.
8. Verfahren nach Anspruch 7,
  • - bei dem nach Bildung der Gateelektrode die planarisierende Schicht durch anisotropes Ätzen strukturiert wird, wobei die Gateelektrode als Maske wirkt,
  • - bei dem eine Implantation zur Bildung von Sourcegebiet und Draingebiet durchgeführt wird, wobei die Gateelektrode als Maske wirkt,
  • - bei dem die Gateelektrode sowie das Sourcegebiet und das Draingebiet mit einer Schicht aus Metallsilizid versehen werden.
9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem die erste Elektrodenschicht und die zweite Elektrodenschicht sowie die Spacer aus dotiertem Polysilizium, die Hilfsstrukturen und die planarisierende Schicht aus SiO₂ gebildet werden.
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