DE19942688C2

DE19942688C2 - Verfahren zum Betrieb einer elektronischen Schaltung und elektronische Schaltung

Info

Publication number: DE19942688C2
Application number: DE19942688A
Authority: DE
Inventors: Roland Brueckner
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1999-09-07
Filing date: 1999-09-07
Publication date: 2001-11-29
Anticipated expiration: 2019-09-08
Also published as: DE19942688A1; US6573781B1

Description

Die Erfindung betrifft ein Verfahren zum Betrieb einer elektronischen Schaltung, welche intern oder extern Informationen überträgt, wobei mindestens ein erster Spannungspegel und ein zweiter Spannungspegel vorgesehen sind.

Weiterhin betrifft die Erfindung eine elektronische Schaltung, insbesondere ein ASIC, mit einer Vielzahl von elektrischen Verbindungen zur Informationsübertragung, wobei zur Signalisierung zwei unterschiedliche Spannungspegel durch zwei Stromquellen erzeugt werden.

Eine derartige elektronische Schaltung und das Verfahren zum Betrieb der Schaltung ist allgemein als LVDS (= Low Voltage Differential Signals und CML (= Current Mode Logic) bekannt.

Ein Nachteil dieser Schaltung besteht darin, daß die Verlustleistung solcher Schaltungen sehr hoch ist und daher aufwendige Kühlungssysteme erfordert, die meist bezüglich Gewicht und Raumbedarf größer ausfallen als die Schaltungen selbst.

Die deutsche Offenlegungsschrift DE 38 08 737 A1 offenbart im Zusammenhang mit der Verbesserung der Bildschärfe bei Videosignalen ein Verfahren zum Betrieb einer elektronischen Schaltung, welche intern Informationen in Form eines Videosignals überträgt, wobei - wie aus der dortigen Fig. 3c ersichtlich ist - mindestens ein erster und ein zweiter Spannungspegel vorgesehen sind und wobei bei einem Wechsel vom ersten Spannungspegel zum zweiten Spannungspegel kurzfristig zur Versteilerung der Flanke der zweite Spannungspegel überschritten wird und anschließend eine Annäherung an den zweiten Spannungspegel stattfindet. Die bekannte Flankenversteilerung dient hier nicht zur Erkennung beziehungsweise Detektion der Flanken.

Es ist Aufgabe der Erfindung, ein Verfahren und eine elektronische Schaltungsanordnung zu finden, das beziehungsweise die abzuführende Verlustleistung bei dem eingangs genannten Schaltungstyp wesentlich reduziert.

Die Erfinder haben erkannt, daß bei den bekannten Schaltungen, insbesondere bei sogenannten "High Speed Interconnect"-Verbindungen, ein wesentlicher Anteil der Verlustleistung dadurch anfällt, daß zur Erreichung ausreichend gut detektierbarer Flanken bei einen Bitwechsel, auch in Zeitabschnitten in denen kein Bitwechsel stattfindet, ein unnötig hoher Spannungspegel aufrechterhalten wird und dieser hohe Spannungspegel zu entsprechend unnötig hohen. Verlustströmen und hoher abzuführender Verlustwärme führt.

Um diese Verluste zu vermeiden, kann in Zeiten ohne Bitwechsel, das heißt, ohne daß eine detektierbare Flanke erzeugt wird, ein wesentlich geringerer Spannungspegel genutzt werden, während im Falle eines Bitwechsels zwischen den hohen Spannungspegeln geschaltet wird.

Entsprechend diesem Erfindungsgedanken schlagen die Erfinder vor, das Verfahren zum Betrieb einer elektronischen Schaltung, welche intern oder extern Informationen überträgt, wobei mindestens ein erster Spannungspegel und ein zweiter Spannungspegel vorgesehen sind, dahingehend weiterzuentwickeln, daß bei einem Wechsel vom ersten Spannungspegel zum zweiten Spannungspegel kurzfristig zur Erkennung der Flanke der zweite Spannungspegel überschritten wird und anschließend eine Annäherung an den zweiten Spannungspegel stattfindet.

Das erfindungsgemäße Verfahren unterscheidet sich also vom angegebenen Stand der Technik dadurch, daß die kurzfristige Überschreitung des zweiten Spannungspegels zur Erkennung der Flanke eingesetzt wird.

Eine vorteilhafte Ausgestaltung dieses Verfahrens sieht vor, daß den beiden Spannungspegeln jeweils ein weiterer, vom Mittelwert der Spannungspegel entfernter, zusätzlicher Spannungspegel zugeordnet wird, der im Umschaltzeitpunkt zunächst angesteuert wird.

Vorteilhaft kann hierbei der Spannungsabstand der beiden zusätzlichen Spannungspegel mindestens 2-fach, vorzugsweise 3-fach, vorzugsweise 4-fach, so groß sein wie der Spannungsabstand des ersten Spannungspegels zum zweiten Spannungspegel.

Weiterhin wird erfindungsgemäß vorgeschlagen, daß im Normalbetrieb, das heißt ohne Schalttätigkeit, zur Erhaltung der Spannungspegel Erhaltungsstromquellen eingeschaltet sind, und daß beim Umschalten zwischen den Spannungspegeln jeweils eine zusätzliche Stromquelle zugeschaltet und danach wieder abgeschaltet wird.

Die zu übertragende Information kann als Bitsequenz übertragen werden, wobei die zwei Spannungspegel eine 0 und 1 darstellen.

Besonders vorteilhaft kann die Informationen über eine "High Speed Interconnect"-Verbindung, also eine Verbindung deren notwendiger Pegel beim AC-Betrieb (= Datenwechsel) deutlich über dem Pegel zur korrekten Erkennung des Dauersignales gegenüber den Störsignalen liegt, übertragen werden. Die erlaubte Unsicherheit der Spannungsflanke (= Datenflanke) zur Übertragungszeit des Signales ist dabei kleiner als 5%, z. B. 250 ps peak-to-peak bei einer Periodendauer von 5 ns.

Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens sehen vor, daß das Verfahren in einem ASIC- Baustein oder in einer Schnittstelle mit Stromschaltung (CML = Current Mode Logic, LVDS = Low Voltage Differential Signals) stattfindet.

Außerdem ist es vorteilhaft, wenn der erste Pegel ein High- Pegel und der zweite Pegel ein Low-Pegel ist.

Entsprechend dem grundlegenden Erfindungsgedanken schlägt der Erfinder auch vor, eine an sich bekannte elektronische Schaltung, insbesondere ASIC, mit einer Vielzahl von elektrischen Verbindungen zur Informationsübertragung, wobei zur Signalisierung zwei unterschiedliche Spannungspegel durch zwei Stromquellen erzeugt werden, dahingehend weiterzuentwickeln, daß zwei zusätzliche Spannungsquellen vorgesehen sind, die bei einem Wechsel vom einem ersten Spannungspegel zu einem zweiten Spannungspegel kurzfristig zur Erkennung der Flanke zugeschaltet werden können.

Diese erfindungsgemäße elektronische Schaltung kann auch eine Flankenerkennungsschaltung enthalten, die vorzugsweise aus einem FlipFlop und einem EXOR-Glied besteht.

Weiterhin können zwei Durchschalttransistoren vorgesehen sein, die das Datensignal von einem Eingang zum Ausgang durchschalten. Ebenso kann vorteilhaft ein Inverter zur Ansteuerung eines Durchschalttransistors vorgesehen werden und dem EXOR-Glied ein Verzögerungselement zugeordnet sein.

Besonders vorteilhaft kann die erfindungsgemäße elektronische Schaltung in einer "High Speed Interconnect"-Verbindung verwendet werden.

Eine andere mögliche Nutzung dieser elektronischen Schaltung ist in einer Schnittstelle mit Stromschaltung (CML = Current Mode Logic) möglich.

Es versteht sich, daß die vorstehend genannten und nachste hend noch zu erläuternden Merkmale der Erfindung nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der Erfindung zu verlassen.

Weitere Merkmale der Erfindung ergeben sich aus den Unteran sprüchen und der nachfolgenden Beschreibung der Ausführungs beispiele unter Bezugnahme auf die Zeichnungen.

Im folgenden wird die Erfindung anhand der Zeichnungen näher beschrieben:

Fig. 1 Beispiel einer Signalisierung gemäß dem Stand der Technik;

Fig. 2 Beispiel einer erfindungsgemäßen Signalisierung;

Fig. 3 Beispiel einer Schaltungsimplementierung.

Die Fig. 1 zeigt den Verlauf des Spannungspegels einer Bit sequenz entsprechend dem derzeitigen Stand der Technik. Hier bei wechselt der Spannungspegel mit möglichst steiler Flanke entsprechend der zu übertragenden Bitsequenz zwischen zwei Zuständen, also zwei maximalen Spannungspegeln U1 und U2 hin und her. Die Spannungsdifferenz der beiden Werte liegt hier aus Gründen einer sicheren Flankenerkennung und zur Errei chung eines geringen Jitters von ca. 140 ps bei 400 mV, obwohl für die reine Erkennung einer logischen "1" am Eingang eines LVDS (= Low Voltage Differential Signals) ein Hub von 100 mV ausreichend wäre.

Hierdurch wird auch zu Zeiten in denen kein Bitwechsel statt findet eine hohe Verlustleistung erzeugt.

Die Fig. 2 zeigt das Beispiel der Bitsequenz aus Fig. 1 mit einem erfindungsgemäßen Spannungsverlauf. In Zeiten mit Bit wechsel bleibt der große Hub von 400 mV zwischen dem ersten Spannungspegel U1' und dem zweiten Spannungspegel U2' erhal ten, während in den Zeitabschnitten ohne Bitwechsel die Span nungspegel jeweils auf die korrespondierenden und reduzierten Spannungspegel U1 und U2 zurückgeführt werden. Der Hub zwi schen diesen reduzierten Spannungspegeln U1 und U2 beträgt nun lediglich 100 mV, so daß eine wesentliche Reduktion der Verlustleistung in diesen Zeiträumen erreicht werden kann.

Eine mögliche konkrete Ausgestaltung einer Schaltungsanord nung zur Verwirklichung des oben beschriebenen Spannungsver laufes ist in der Fig. 3 dargestellt.

Eine solche Flankenerkennungsschaltung enthält einen FlipFlop FF1 und EXOR-Glied E1, vier Transistoren T1 bis T4 und vier Stromquellen Q1 bis Q4.

Sind INPUT und getakteter INPUT D1 ungleich, so ist das EXORSIGNAL S1 auf High Pegel, und schaltet damit über die Transistoren T1 bzw. T4 die zusätzlichen Stromquellen Q1 be ziehungsweise Q3 hinzu. Die zusätzlichen Stromquellen Q1 be ziehungsweise Q3 garantieren im Schaltzeitpunkt für einen ausreichend hohen Strom-/Spannungspegel und die Schaltflanke erhält eine ausreichend hohe Steilheit.

Die Transistoren T2 beziehungsweise T3 schalten das eigentli che Datensignal auf die Ausgangsleitung OUT durch.

Die Stromquellen Q2 beziehungsweise Q4 sorgen für den Erhalt der Mindestpegel U1 beziehungsweise U2 bei einem statischen Ausgangssignal.

Der Inverter I1 dient zur korrekten Ansteuerung des Transi stors T3.

Optional kann das EXOR-Glied E1 mit einem Verzögerungsele ment, z. B. T gleich Clock/2, versehen werden, um ein "sanf tes" Zu- beziehungsweise Abschalten der Stromquellen Q1 und Q3 zu gewährleisten.

Insgesamt wird also mit dem beschriebenen erfindungsgemäßen Verfahren und der erfindunggemäßen Schaltungsanordnung eine wesentliche Reduktion der entstehenden Verlustleistung in einer Schaltung zur Übertragung von Daten erreicht.

Bezugszeichenliste

U1, U2, U1', U2' Spannungspegel
FF1 FlipFlop
E1 EXOR
S1 Schalter
INPUT Eingang
OUT Ausgang
T1-T4 Transistoren
Q1-Q4 Stromquellen
I1 Inverter
CLOCK Uhrensignal
D1 getakteter INPUT
VCC Spannung
VSS Masse

Claims

1. Verfahren zum Betrieb einer elektronischen Schaltung, welche intern oder extern Informationen überträgt, wobei mindestens ein erster Spannungspegel (U1) und ein zwei ter Spannungspegel (U2) vorgesehen sind, dadurch ge kennzeichnet, daß bei einem Wechsel vom ersten Span nungspegel (U1) zum zweiten Spannungspegel (U2) kurzfri stig zur Erkennung der Flanke der zweite Spannungspegel (U2) überschritten wird und anschließend eine Annäherung an den zweiten Spannungspegel (U2) stattfindet.

2. Verfahren gemäß dem voranstehenden Anspruch 1, dadurch gekennzeichnet, daß den beiden Spannungspegeln (U1, U2) jeweils ein weiter vom Mittelwert der Spannungspegel entfernter zusätzlicher Spannungspegel (U1', U2') zuge ordnet wird, der im Umschaltzeitpunkt zunächst angesteu ert wird.

3. Verfahren gemäß dem voranstehenden Anspruch 2, dadurch gekennzeichnet, daß der Spannungsabstand der beiden zusätzlichen Spannungspegel (U1', U2') mindestens 2- fach, vorzugsweise 3-fach, vorzugsweise 4-fach so groß ist wie der Spannungsabstand des ersten Pegels (U1) zum zweiten Pegel (U2).

4. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 3, dadurch gekennzeichnet, daß im Normalbetrieb (= ohne Schalttätigkeit) zur Erhaltung der Spannungspe gel Erhaltungsstromquellen (Q2, Q4) und beim Umschalten zwischen den Spannungspegeln jeweils eine zusätzliche Stromquelle (Q1, Q3) zugeschaltet und danach wieder ab geschaltet wird.

5. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Informationen als Bitsequenz übertragen werden und die zwei Span nungspegel eine 0 und 1 darstellen.

6. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Informationen über eine "High Speed Interconnect"-Verbindung übertra gen werden.

7. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Verfahren in einem ASIC-Baustein stattfindet.

8. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das Verfahren in einer Schnittstelle mit Stromschaltung (CML, LVDS) stattfindet.

9. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der erste Pegel ein High-Pegel und der zweite Pegel ein Low-Pegel ist.

10. Elektronische Schaltung, insbesondere ASIC, mit einer Vielzahl von elektrischen Verbindungen zur Informationsübertragung, wobei zur Signalisierung zwei unterschiedliche Spannungspegel durch zwei Stromquellen (Q2, Q4) erzeugt werden, dadurch gekennzeichnet, daß zwei zusätzliche Spannungsquellen vorgesehen sind, die bei einem Wechsel vom einem ersten Spannungspegel (U1) zu einem zweiten Spannungspegel (U2) kurzfristig zur Erkennung der Flanke zugeschaltet werden können.

11. Elektronische Schaltung gemäß dem voranstehenden An spruch 10, dadurch gekennzeichnet, daß eine Flan kenerkennungsschaltung vorgesehen ist, die vorzugsweise aus einem FlipFlop (FF1) und einem EXOR-Glied (E1) be steht.

12. Elektronische Schaltung gemäß einem der voranstehenden Ansprüche 10 bis 11, dadurch gekennzeichnet, daß zwei Durchschalttransistoren (T2, T3) vorgesehen sind, die das Datensignal von einem Eingang zum Ausgang durch schalten.

13. Elektronische Schaltung gemäß Anspruch 12, dadurch gekennzeichnet, daß ein Inverter (I1) zur Ansteuerung eines Durchschalttran sistors vorgesehen ist.

14. Elektronische Schaltung gemäß einem der voranstehenden Ansprüche 11 bis 13, dadurch gekennzeichnet, daß dem EXOR-Glied (E1) ein Verzögerungselement zugeordnet ist.

15. Elektronische Schaltung gemäß einem der voranstehenden Ansprüche 10 bis 14, dadurch gekennzeichnet, daß sie für eine "High Speed Interconnect"-Verbindung ver wendet wird.

16. Elektronische Schaltung gemäß einem der voranstehenden Ansprüche 10 bis 14, dadurch gekennzeichnet, daß sie für eine Schnittstelle mit Stromschaltung (CML) ver wendet wird.