JPH09200031A - 相補型トランジスタ出力回路 - Google Patents
相補型トランジスタ出力回路Info
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- JPH09200031A JPH09200031A JP8007323A JP732396A JPH09200031A JP H09200031 A JPH09200031 A JP H09200031A JP 8007323 A JP8007323 A JP 8007323A JP 732396 A JP732396 A JP 732396A JP H09200031 A JPH09200031 A JP H09200031A
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- transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
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Abstract
(57)【要約】
【課題】 容量性負荷を高速駆動すると大きなリンギン
グが発生する。 【解決手段】 MOSトランジスタM11-M14のゲートを入力
端子に共通接続し、M11,M12のソースを電源端子１に共
通接続し、M13,M14のソースをGND端子２に共通接続し、
M12,M14のドレインを出力端子４に共通接続し、M11,M13
のドレインをそれぞれダイオードD1のアノード，D2のカ
ソードに接続し、ダイオードD1のカソード，D2のアノー
ドを出力端子４に共通接続し、M11のゲート長（Ｌ1 ）
とゲート幅（Ｗ1 ）との比（Ｗ1 ／Ｌ1 ）をM12の比
（Ｗ2 ／Ｌ2 ）より大きく、またM13のゲート長
（Ｌ3 ）とゲート幅（Ｗ3 ）との比（Ｗ3 ／Ｌ3 ）をM1
4の比（Ｗ4 ／Ｌ4 ）より大きくした。
グが発生する。 【解決手段】 MOSトランジスタM11-M14のゲートを入力
端子に共通接続し、M11,M12のソースを電源端子１に共
通接続し、M13,M14のソースをGND端子２に共通接続し、
M12,M14のドレインを出力端子４に共通接続し、M11,M13
のドレインをそれぞれダイオードD1のアノード，D2のカ
ソードに接続し、ダイオードD1のカソード，D2のアノー
ドを出力端子４に共通接続し、M11のゲート長（Ｌ1 ）
とゲート幅（Ｗ1 ）との比（Ｗ1 ／Ｌ1 ）をM12の比
（Ｗ2 ／Ｌ2 ）より大きく、またM13のゲート長
（Ｌ3 ）とゲート幅（Ｗ3 ）との比（Ｗ3 ／Ｌ3 ）をM1
4の比（Ｗ4 ／Ｌ4 ）より大きくした。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型トラン
ジスタを用いた相補型トランジスタ出力回路に関し、特
に出力信号の振動（以下リンギングという）の防止を図
った相補型トランジスタ出力回路に関するものである。
ジスタを用いた相補型トランジスタ出力回路に関し、特
に出力信号の振動（以下リンギングという）の防止を図
った相補型トランジスタ出力回路に関するものである。
【０００２】
【従来の技術】図４は従来のＣＭＯＳ型出力回路を示し
たものである。同図において、Ｍ１はＰチャネルＭＯＳ
トランジスタ（以下、ＰＭＯＳという。）、Ｍ２はＮチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳという。）
であり、Ｍ２のＮＭＯＳのソース電極はＧＮＤ２に、ド
レイン電極は出力端子４に、ゲート電極は入力端子３に
接続され、Ｍ１のＰＭＯＳのソース電極は電源１に、ド
レイン電極は出力端子４に、ゲート電極は入力端子３に
それぞれ接続され、入力端子３に印加される論理レベル
に対し、反転した論理レベルが出力端子４より出力され
る。
たものである。同図において、Ｍ１はＰチャネルＭＯＳ
トランジスタ（以下、ＰＭＯＳという。）、Ｍ２はＮチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳという。）
であり、Ｍ２のＮＭＯＳのソース電極はＧＮＤ２に、ド
レイン電極は出力端子４に、ゲート電極は入力端子３に
接続され、Ｍ１のＰＭＯＳのソース電極は電源１に、ド
レイン電極は出力端子４に、ゲート電極は入力端子３に
それぞれ接続され、入力端子３に印加される論理レベル
に対し、反転した論理レベルが出力端子４より出力され
る。
【０００３】さて近年、映像信号等の高速信号で大きい
容量性負荷を駆動する要求が強くなっているが、ＣＭＯ
Ｓ出力回路で大きい容量性負荷を高速で駆動するには、
ＣＭＯＳ出力回路の出力インピーダンスを下げるため、
前記Ｍ１，Ｍ２のＰＭＯＳ，ＮＭＯＳのゲート長（Ｌ）
とゲート幅（Ｗ）との比（Ｗ／Ｌ）を大きくする必要が
ある。
容量性負荷を駆動する要求が強くなっているが、ＣＭＯ
Ｓ出力回路で大きい容量性負荷を高速で駆動するには、
ＣＭＯＳ出力回路の出力インピーダンスを下げるため、
前記Ｍ１，Ｍ２のＰＭＯＳ，ＮＭＯＳのゲート長（Ｌ）
とゲート幅（Ｗ）との比（Ｗ／Ｌ）を大きくする必要が
ある。
【０００４】
【発明が解決しようとする課題】しかし、ＣＭＯＳ出力
回路の出力から容量負荷に至るまでの配線や、ＣＭＯＳ
出力回路の電源ラインには寄生的なインダクタンスが存
在し、図５に示したように等価的に、Ｌ，Ｃ，Ｒを構成
要素とする閉回路が形成される（ここでＲはＣＭＯＳ出
力回路の出力インピーダンスを等価的に表わし、Ｌは前
記電源（ＶDD）ラインや出力から容量負荷に至る配線等
のもつインダクタンスを等価的に表わし、Ｃは容量負荷
を表わしている。）ために容量負荷に表われる出力電圧
波形は次式の周波数ｆの振動波形となり、その振動のＱ
はＲに反比例するので、ＣＭＯＳ出力回路の出力インピ
ーダンスを下げれば下げるほど振動は減衰しにくくなっ
てしまう。
回路の出力から容量負荷に至るまでの配線や、ＣＭＯＳ
出力回路の電源ラインには寄生的なインダクタンスが存
在し、図５に示したように等価的に、Ｌ，Ｃ，Ｒを構成
要素とする閉回路が形成される（ここでＲはＣＭＯＳ出
力回路の出力インピーダンスを等価的に表わし、Ｌは前
記電源（ＶDD）ラインや出力から容量負荷に至る配線等
のもつインダクタンスを等価的に表わし、Ｃは容量負荷
を表わしている。）ために容量負荷に表われる出力電圧
波形は次式の周波数ｆの振動波形となり、その振動のＱ
はＲに反比例するので、ＣＭＯＳ出力回路の出力インピ
ーダンスを下げれば下げるほど振動は減衰しにくくなっ
てしまう。
【０００５】 このリンギングは大きくなると高速に情報を処理するシ
ステムにおいては情報（電圧）が正確に伝達されないば
かりでなく、電波による不要輻射が大きくなってしま
う。
ステムにおいては情報（電圧）が正確に伝達されないば
かりでなく、電波による不要輻射が大きくなってしま
う。
【０００６】上記従来例で示したように、従来のＣＭＯ
Ｓ出力回路で容量性負荷を高速駆動しようとすると必然
的に大きなリンギングが発生してしまう。本発明はかか
る課題を解決するものであって、容量性負荷を高速駆動
し、かつリンギングが発生しにくいＣＭＯＳ出力回路を
提供することを目的とする。
Ｓ出力回路で容量性負荷を高速駆動しようとすると必然
的に大きなリンギングが発生してしまう。本発明はかか
る課題を解決するものであって、容量性負荷を高速駆動
し、かつリンギングが発生しにくいＣＭＯＳ出力回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る第一の相補型トランジスタ出力回路
は、制御電極が入力端子に接続され、一方の主電極が第
一のダイオードのアノードに接続され、他方の主電極が
第一の電源に接続された第一導電型の第一の絶縁ゲート
型トランジスタと、制御電極が前記入力端子に接続さ
れ、一方の主電極が出力端子に接続され、他方の主電極
が前記第一の電源に接続された第一導電型の第二の絶縁
ゲート型トランジスタと、制御電極が前記入力端子に接
続され、一方の主電極が第２のダイオードのカソードに
接続され、他方の主電極が前記第一の電源よりも低電圧
の第二の電源に接続された第二導電型の第三の絶縁ゲー
ト型トランジスタと、制御電極が前記入力端子に接続さ
れ、一方の主電極が出力端子に接続され、他方の主電極
が前記第二の電源に接続された第二導電型の第四の絶縁
ゲート型トランジスタと、を備え、前記第一のダイオー
ドのカソードと前記第二のダイオードのアノードは共に
前記出力端子に接続され、前記第一の絶縁ゲート型トラ
ンジスタのゲート長（Ｌ1）とゲート幅（Ｗ1 ）との比
（Ｗ1 ／Ｌ1 ）は、前記第二の絶縁ゲート型トランジス
タのゲート長（Ｌ2 ）とゲート幅（Ｗ2 ）との比（Ｗ2
／Ｌ2 ）より大きく、また前記第三の絶縁ゲート型トラ
ンジスタのゲート長（Ｌ3 ）とゲート幅（Ｗ 3 ）との比
（Ｗ3 ／Ｌ3 ）は、前記第四の絶縁ゲート型トランジス
タのゲート長（Ｌ4 ）とゲート幅（Ｗ4 ）との比（Ｗ4
／Ｌ4 ）より大きいことを特徴とする。
め、本発明に係る第一の相補型トランジスタ出力回路
は、制御電極が入力端子に接続され、一方の主電極が第
一のダイオードのアノードに接続され、他方の主電極が
第一の電源に接続された第一導電型の第一の絶縁ゲート
型トランジスタと、制御電極が前記入力端子に接続さ
れ、一方の主電極が出力端子に接続され、他方の主電極
が前記第一の電源に接続された第一導電型の第二の絶縁
ゲート型トランジスタと、制御電極が前記入力端子に接
続され、一方の主電極が第２のダイオードのカソードに
接続され、他方の主電極が前記第一の電源よりも低電圧
の第二の電源に接続された第二導電型の第三の絶縁ゲー
ト型トランジスタと、制御電極が前記入力端子に接続さ
れ、一方の主電極が出力端子に接続され、他方の主電極
が前記第二の電源に接続された第二導電型の第四の絶縁
ゲート型トランジスタと、を備え、前記第一のダイオー
ドのカソードと前記第二のダイオードのアノードは共に
前記出力端子に接続され、前記第一の絶縁ゲート型トラ
ンジスタのゲート長（Ｌ1）とゲート幅（Ｗ1 ）との比
（Ｗ1 ／Ｌ1 ）は、前記第二の絶縁ゲート型トランジス
タのゲート長（Ｌ2 ）とゲート幅（Ｗ2 ）との比（Ｗ2
／Ｌ2 ）より大きく、また前記第三の絶縁ゲート型トラ
ンジスタのゲート長（Ｌ3 ）とゲート幅（Ｗ 3 ）との比
（Ｗ3 ／Ｌ3 ）は、前記第四の絶縁ゲート型トランジス
タのゲート長（Ｌ4 ）とゲート幅（Ｗ4 ）との比（Ｗ4
／Ｌ4 ）より大きいことを特徴とする。
【０００８】また、本発明に係る第二の相補型トランジ
スタ出力回路は、制御電極が入力端子に接続され、一方
の主電極が出力端子に接続され、他方の主電極が第一の
ダイオードのカソードに接続された第一導電型の第一の
絶縁ゲート型トランジスタと、制御電極が前記入力端子
に接続され、一方の主電極が出力端子に接続され、他方
の主電極が前記第一の電源に接続された第一導電型の第
二の絶縁ゲート型トランジスタと、制御電極が前記入力
端子に接続され、一方の主電極が出力端子に接続され、
他方の主電極が第２のダイオードのアノードに接続され
た第二導電型の第三の絶縁ゲート型トランジスタと、制
御電極が前記入力端子に接続され、一方の主電極が出力
端子に接続され、他方の主電極が前記第一の電源よりも
低電圧の第二の電源に接続された第二導電型の第四の絶
縁ゲート型トランジスタと、を備え、前記第一のダイオ
ードのアノードは前記第一の電源に接続され、前記第二
のダイオードのカソードは前記第二の電源に接続され、
前記第一の絶縁ゲート型トランジスタのゲート長
（Ｌ1 ）とゲート幅（Ｗ1 ）との比（Ｗ1 ／Ｌ1 ）は、
前記第二の絶縁ゲート型トランジスタのゲート長
（Ｌ2 ）とゲート幅（Ｗ2 ）との比（Ｗ2 ／Ｌ2 ）より
大きく、また前記第三の絶縁ゲート型トランジスタのゲ
ート長（Ｌ3 ）とゲート幅（Ｗ3 ）との比（Ｗ3 ／
Ｌ3 ）は、前記第四の絶縁ゲート型トランジスタのゲー
ト長（Ｌ4 ）とゲート幅（Ｗ4 ）との比（Ｗ4 ／Ｌ4 ）
より大きいことを特徴とする。
スタ出力回路は、制御電極が入力端子に接続され、一方
の主電極が出力端子に接続され、他方の主電極が第一の
ダイオードのカソードに接続された第一導電型の第一の
絶縁ゲート型トランジスタと、制御電極が前記入力端子
に接続され、一方の主電極が出力端子に接続され、他方
の主電極が前記第一の電源に接続された第一導電型の第
二の絶縁ゲート型トランジスタと、制御電極が前記入力
端子に接続され、一方の主電極が出力端子に接続され、
他方の主電極が第２のダイオードのアノードに接続され
た第二導電型の第三の絶縁ゲート型トランジスタと、制
御電極が前記入力端子に接続され、一方の主電極が出力
端子に接続され、他方の主電極が前記第一の電源よりも
低電圧の第二の電源に接続された第二導電型の第四の絶
縁ゲート型トランジスタと、を備え、前記第一のダイオ
ードのアノードは前記第一の電源に接続され、前記第二
のダイオードのカソードは前記第二の電源に接続され、
前記第一の絶縁ゲート型トランジスタのゲート長
（Ｌ1 ）とゲート幅（Ｗ1 ）との比（Ｗ1 ／Ｌ1 ）は、
前記第二の絶縁ゲート型トランジスタのゲート長
（Ｌ2 ）とゲート幅（Ｗ2 ）との比（Ｗ2 ／Ｌ2 ）より
大きく、また前記第三の絶縁ゲート型トランジスタのゲ
ート長（Ｌ3 ）とゲート幅（Ｗ3 ）との比（Ｗ3 ／
Ｌ3 ）は、前記第四の絶縁ゲート型トランジスタのゲー
ト長（Ｌ4 ）とゲート幅（Ｗ4 ）との比（Ｗ4 ／Ｌ4 ）
より大きいことを特徴とする。
【０００９】なお、本願において、制御電極とは絶縁ゲ
ート型トランジスタのゲート、主電極とは絶縁ゲート型
トランジスタのソース又はドレインを示す。
ート型トランジスタのゲート、主電極とは絶縁ゲート型
トランジスタのソース又はドレインを示す。
【００１０】
【本発明の実施の形態】まず、本発明の作用について説
明する。以下の説明では絶縁ゲート型トランジスタとし
てＭＯＳトランジスタを用いた場合について説明する。
明する。以下の説明では絶縁ゲート型トランジスタとし
てＭＯＳトランジスタを用いた場合について説明する。
【００１１】本発明においては、出力端子のレベルが第
一のレベル（“Ｌ”レベル）から第二のレベル（“Ｈ”
レベル）に変化する場合、第一のＭＯＳトランジスタと
第二のＭＯＳトランジスタがＯＮし負荷となる容量等に
電流を流し充電するわけであるが、第一のＭＯＳトラン
ジスタのゲート長とゲート幅との比（Ｗ1 ／Ｌ1 ）は第
二のＭＯＳトランジスタのゲート長とゲート幅との比
（Ｗ2 ／Ｌ2 ）より大きく、またＭＯＳトランジスタの
ＯＮ抵抗は次式（２）に示すように前記Ｗ／Ｌに比例す
るので、Ｗ／Ｌの値が大きい第一のＭＯＳトランジスタ
によって負荷容量への充電が急速に行なわれる。
一のレベル（“Ｌ”レベル）から第二のレベル（“Ｈ”
レベル）に変化する場合、第一のＭＯＳトランジスタと
第二のＭＯＳトランジスタがＯＮし負荷となる容量等に
電流を流し充電するわけであるが、第一のＭＯＳトラン
ジスタのゲート長とゲート幅との比（Ｗ1 ／Ｌ1 ）は第
二のＭＯＳトランジスタのゲート長とゲート幅との比
（Ｗ2 ／Ｌ2 ）より大きく、またＭＯＳトランジスタの
ＯＮ抵抗は次式（２）に示すように前記Ｗ／Ｌに比例す
るので、Ｗ／Ｌの値が大きい第一のＭＯＳトランジスタ
によって負荷容量への充電が急速に行なわれる。
【００１２】 ＲON＝ｋ（Ｗ／Ｌ）（ＶGS−Ｖt ） …（２） ｋは定数，ＶGSはＭＯＳトランジスタのゲート−ソース
間電圧 充電が進み、出力端子のレベルがある値に達すると、第
一のＭＯＳトランジスタに直列に接続されたダイオード
によって、第一のＭＯＳトランジスタのドレイン−ソー
ス間電圧（以下ＶDSと示す）は０に近づき、それにとも
なってドレイン電流も減少しついには０になる。一方、
第二のＭＯＳトランジスタはいまだＯＮ状態にあるので
その後の充電は第二のＭＯＳトランジスタによって行な
われる。第二のＭＯＳトランジスタのゲート長とゲート
幅との比（Ｗ2 ／Ｌ2 ）はＷ1 ／Ｌ 1 より小さく、した
がってＯＮ抵抗も大きく、出力端子に接続された容量負
荷やその間の接続線の寄生インダクタンスによるＱは小
さくなりリンギングは発生しにくくなる。
間電圧 充電が進み、出力端子のレベルがある値に達すると、第
一のＭＯＳトランジスタに直列に接続されたダイオード
によって、第一のＭＯＳトランジスタのドレイン−ソー
ス間電圧（以下ＶDSと示す）は０に近づき、それにとも
なってドレイン電流も減少しついには０になる。一方、
第二のＭＯＳトランジスタはいまだＯＮ状態にあるので
その後の充電は第二のＭＯＳトランジスタによって行な
われる。第二のＭＯＳトランジスタのゲート長とゲート
幅との比（Ｗ2 ／Ｌ2 ）はＷ1 ／Ｌ 1 より小さく、した
がってＯＮ抵抗も大きく、出力端子に接続された容量負
荷やその間の接続線の寄生インダクタンスによるＱは小
さくなりリンギングは発生しにくくなる。
【００１３】また逆に、出力端子のレベルが第二のレベ
ルから第一のレベルに変化する場合、第三のＭＯＳトラ
ンジスタと第四のＭＯＳトランジスタがＯＮし負荷とな
る容量等から電流が流れ放電するわけであるが、第三の
ＭＯＳトランジスタのゲート長とゲート幅との比（Ｗ3
／Ｌ3 ）は第四のＭＯＳトランジスタのゲート長とゲー
ト幅との比（Ｗ4 ／Ｌ4 ）より大きく、またＭＯＳトラ
ンジスタのＯＮ抵抗は上記のようにＷ／Ｌに比例するの
で、Ｗ／Ｌの値が大きい第三のＭＯＳトランジスタによ
って負荷容量からの放電が急速に行なわれる。放電が進
み、出力端子のレベルがある値に達すると、第三のＭＯ
Ｓトランジスタに直列に接続されたダイオードによっ
て、第三のＭＯＳトランジスタのＶDSは０に近づき、そ
れにともなってドレイン電流も減少しついには０にな
る。一方、第四のＭＯＳトランジスタはいまだＯＮ状態
にあるのでその後の放電は第四のＭＯＳトランジスタに
よって行なわれる。第四のＭＯＳトランジスタのゲート
長とゲート幅との比（Ｗ4 ／Ｌ 4 ）はＷ3 ／Ｌ3 より小
さく、したがってＯＮ抵抗も大きく、出力端子に接続さ
れた容量負荷やその間の接続線の寄生インダクタンスに
よるＱは小さくなりリンギングは発生しにくくなる。
ルから第一のレベルに変化する場合、第三のＭＯＳトラ
ンジスタと第四のＭＯＳトランジスタがＯＮし負荷とな
る容量等から電流が流れ放電するわけであるが、第三の
ＭＯＳトランジスタのゲート長とゲート幅との比（Ｗ3
／Ｌ3 ）は第四のＭＯＳトランジスタのゲート長とゲー
ト幅との比（Ｗ4 ／Ｌ4 ）より大きく、またＭＯＳトラ
ンジスタのＯＮ抵抗は上記のようにＷ／Ｌに比例するの
で、Ｗ／Ｌの値が大きい第三のＭＯＳトランジスタによ
って負荷容量からの放電が急速に行なわれる。放電が進
み、出力端子のレベルがある値に達すると、第三のＭＯ
Ｓトランジスタに直列に接続されたダイオードによっ
て、第三のＭＯＳトランジスタのＶDSは０に近づき、そ
れにともなってドレイン電流も減少しついには０にな
る。一方、第四のＭＯＳトランジスタはいまだＯＮ状態
にあるのでその後の放電は第四のＭＯＳトランジスタに
よって行なわれる。第四のＭＯＳトランジスタのゲート
長とゲート幅との比（Ｗ4 ／Ｌ 4 ）はＷ3 ／Ｌ3 より小
さく、したがってＯＮ抵抗も大きく、出力端子に接続さ
れた容量負荷やその間の接続線の寄生インダクタンスに
よるＱは小さくなりリンギングは発生しにくくなる。
【００１４】以下、本発明の実施形態について図面を用
いて説明する。
いて説明する。
【００１５】図１は本発明の特徴を最もよく表わす図面
であり、同図において１は電源端子、２はＧＮＤ端子、
３は入力端子、４は出力端子、Ｍ１１，Ｍ１２はＰＭＯ
Ｓトランジスタであり、そのゲートの長さ（Ｌ）と幅
（Ｗ）との比（Ｗ／Ｌ）はＭ１１の方がＭ１２より大き
くしてある。Ｍ１３，Ｍ１４はＮＭＯＳトランジスタで
あり、そのゲートの長さ（Ｌ）と幅（Ｗ）との比（Ｗ／
Ｌ）はＭ１３の方がＭ１４より大きくしてある。５は出
力端子４から容量負荷６に至るまでの配線に寄生的に生
じるインダクタを表わす。さて入力端子レベルが“Ｌ”
の状態のときはＰＭＯＳトランジスタＭ１１，Ｍ１２は
ＯＮ状態、ＮＭＯＳトランジスタＭ１３，Ｍ１４はＯＦ
Ｆ状態にあり、出力端子レベルは“Ｈ”になっている。
ここから入力端子レベルが“Ｈ”に遷移すると、ＰＭＯ
ＳトランジスタＭ１１，Ｍ１２はＯＦＦ状態に移行し、
ＮＭＯＳトランジスタＭ１３，Ｍ１４はＯＮ状態に移行
するので、容量負荷６の電荷はＮＭＯＳトランジスタＭ
１３，Ｍ１４によって放電し、出力端子のレベルは降下
する。ＮＭＯＳトランジスタＭ１３とＭ１４のそれぞれ
のゲートの長さ（Ｌ）と幅（Ｗ）との比（Ｗ／Ｌ）は、
前述のように、Ｍ１３の方がＭ１４より大きく設定され
ている。またＭＯＳトランジスタのＯＮ抵抗はｇm （相
互コンダクタンス）の逆数で表わされ、飽和状態でのｇ
mは次式のように表わされる。
であり、同図において１は電源端子、２はＧＮＤ端子、
３は入力端子、４は出力端子、Ｍ１１，Ｍ１２はＰＭＯ
Ｓトランジスタであり、そのゲートの長さ（Ｌ）と幅
（Ｗ）との比（Ｗ／Ｌ）はＭ１１の方がＭ１２より大き
くしてある。Ｍ１３，Ｍ１４はＮＭＯＳトランジスタで
あり、そのゲートの長さ（Ｌ）と幅（Ｗ）との比（Ｗ／
Ｌ）はＭ１３の方がＭ１４より大きくしてある。５は出
力端子４から容量負荷６に至るまでの配線に寄生的に生
じるインダクタを表わす。さて入力端子レベルが“Ｌ”
の状態のときはＰＭＯＳトランジスタＭ１１，Ｍ１２は
ＯＮ状態、ＮＭＯＳトランジスタＭ１３，Ｍ１４はＯＦ
Ｆ状態にあり、出力端子レベルは“Ｈ”になっている。
ここから入力端子レベルが“Ｈ”に遷移すると、ＰＭＯ
ＳトランジスタＭ１１，Ｍ１２はＯＦＦ状態に移行し、
ＮＭＯＳトランジスタＭ１３，Ｍ１４はＯＮ状態に移行
するので、容量負荷６の電荷はＮＭＯＳトランジスタＭ
１３，Ｍ１４によって放電し、出力端子のレベルは降下
する。ＮＭＯＳトランジスタＭ１３とＭ１４のそれぞれ
のゲートの長さ（Ｌ）と幅（Ｗ）との比（Ｗ／Ｌ）は、
前述のように、Ｍ１３の方がＭ１４より大きく設定され
ている。またＭＯＳトランジスタのＯＮ抵抗はｇm （相
互コンダクタンス）の逆数で表わされ、飽和状態でのｇ
mは次式のように表わされる。
【００１６】 ｄＩD Ｗ ｇm ＝─────＝ｋ′───（ＶGS−Ｖt ） …（３） ｄＶGS Ｌ ここでｋ′＝μn Ｃox μn はチャネル中の電子の
平均移動度 Ｃoxはゲート酸化膜容量 ＶGSはゲート−ソース間電圧 Ｖt はしきい値電圧 上式（３）から明らかなように、ｇm はＷ／Ｌに比例す
るので、したがってＯＮ抵抗はＷ／Ｌが大きいほど小さ
くなることがわかる。さてＭ１３，Ｍ１４が同時にＯＮ
し、容量負荷を放電する時、Ｗ／Ｌの大きいＭ１３のほ
うがＭ１４よりＯＮ抵抗が小さいので放電電流はおもに
Ｍ１３によって供給される。
平均移動度 Ｃoxはゲート酸化膜容量 ＶGSはゲート−ソース間電圧 Ｖt はしきい値電圧 上式（３）から明らかなように、ｇm はＷ／Ｌに比例す
るので、したがってＯＮ抵抗はＷ／Ｌが大きいほど小さ
くなることがわかる。さてＭ１３，Ｍ１４が同時にＯＮ
し、容量負荷を放電する時、Ｗ／Ｌの大きいＭ１３のほ
うがＭ１４よりＯＮ抵抗が小さいので放電電流はおもに
Ｍ１３によって供給される。
【００１７】出力端子のレベルがダイオードＤ２のアノ
ード−カソード間順方向電圧（以下ＶF と表わし、約
０．７Ｖ）まで降下するとＮＭＯＳトランジスタＭ１３
のドレイン−ソース間電圧（以下ＶDSと表わす）はほぼ
０ＶとなるためＭ１３はＯＦＦ状態になる。
ード−カソード間順方向電圧（以下ＶF と表わし、約
０．７Ｖ）まで降下するとＮＭＯＳトランジスタＭ１３
のドレイン−ソース間電圧（以下ＶDSと表わす）はほぼ
０ＶとなるためＭ１３はＯＦＦ状態になる。
【００１８】このときＭ１４のＶDSは依然０．７Ｖ近く
あるのでＯＮ状態を保っている。
あるのでＯＮ状態を保っている。
【００１９】したがって、出力端子レベルがＶF 以下で
の放電はＭ１４が行なうことになる。Ｍ１４のＷ／Ｌは
小さく設定しているのでそのＯＮ抵抗は大きく放電はゆ
るやかに行なわれる。この時、Ｍ１４のＯＮ抵抗は大き
いために５の配線による寄生インダクタンスと６の負荷
容量による共振のＱは低くなりよってリンギングも発生
しにくくまたその減衰も遅い。出力端子レベルの立下り
スピードを上げるにはＭ１３のＷ／Ｌを大きくすれば良
い。
の放電はＭ１４が行なうことになる。Ｍ１４のＷ／Ｌは
小さく設定しているのでそのＯＮ抵抗は大きく放電はゆ
るやかに行なわれる。この時、Ｍ１４のＯＮ抵抗は大き
いために５の配線による寄生インダクタンスと６の負荷
容量による共振のＱは低くなりよってリンギングも発生
しにくくまたその減衰も遅い。出力端子レベルの立下り
スピードを上げるにはＭ１３のＷ／Ｌを大きくすれば良
い。
【００２０】入力端子レベルが“Ｈ”から“Ｌ”に遷移
し、ＮＭＯＳトランジスタＭ１３，Ｍ１４がＯＦＦ、Ｐ
ＭＯＳトランジスタＭ１１，Ｍ１２がＯＮ状態に移行
し、出力端子レベルが“Ｌ”から“Ｈ”へ移行する場合
もまったく同様であり、出力端子レベルが（電源電圧−
ＶF ）に至るまではＷ／Ｌの大きいＭ１１によって急速
に容量負荷が充電され、出力端子レベルが（電源電圧−
ＶF ）に達するとＭ１１のＶDSはほぼ０となり、ＯＦＦ
状態になってその後の容量負荷の充電はＯＮ抵抗の大き
いＭ１２によってゆるやかに行なわれる。この場合も前
記共振回路のＱは低いのでリンギングは発生しにくい。
ＳＰＩＣＥシミュレーションによる従来回路と本発明の
出力回路での出力波形の差を図６に示す。
し、ＮＭＯＳトランジスタＭ１３，Ｍ１４がＯＦＦ、Ｐ
ＭＯＳトランジスタＭ１１，Ｍ１２がＯＮ状態に移行
し、出力端子レベルが“Ｌ”から“Ｈ”へ移行する場合
もまったく同様であり、出力端子レベルが（電源電圧−
ＶF ）に至るまではＷ／Ｌの大きいＭ１１によって急速
に容量負荷が充電され、出力端子レベルが（電源電圧−
ＶF ）に達するとＭ１１のＶDSはほぼ０となり、ＯＦＦ
状態になってその後の容量負荷の充電はＯＮ抵抗の大き
いＭ１２によってゆるやかに行なわれる。この場合も前
記共振回路のＱは低いのでリンギングは発生しにくい。
ＳＰＩＣＥシミュレーションによる従来回路と本発明の
出力回路での出力波形の差を図６に示す。
【００２１】なお、本発明の他の実施形態としては、図
２に示すようにダイオードＤ１，Ｄ２をそれぞれＰＭＯ
ＳトランジスタＭ１１，ＮＭＯＳトランジスタＭ１３の
ソース側と接続させたものや、図３に示すようにダイオ
ードをショットキ型としてものがある。
２に示すようにダイオードＤ１，Ｄ２をそれぞれＰＭＯ
ＳトランジスタＭ１１，ＮＭＯＳトランジスタＭ１３の
ソース側と接続させたものや、図３に示すようにダイオ
ードをショットキ型としてものがある。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
容量性負荷を相補型トランジスタ出力回路で駆動する
際、高速性と低リンギングを両立することが可能とな
る。
容量性負荷を相補型トランジスタ出力回路で駆動する
際、高速性と低リンギングを両立することが可能とな
る。
【図１】本発明の第一の実施形態に係るＣＭＯＳ出力回
路とその負荷を表わす図である。
路とその負荷を表わす図である。
【図２】本発明の第二の実施形態に係るＣＭＯＳ出力回
路を示す図である。
路を示す図である。
【図３】本発明の第三の実施形態としてダイオードをシ
ョットキ型としたＣＭＯＳ出力回路である。
ョットキ型としたＣＭＯＳ出力回路である。
【図４】従来のＣＭＯＳ出力回路を示す図である。
【図５】ＣＭＯＳ出力回路の負荷を説明するための等価
回路図である。
回路図である。
【図６】従来のＣＭＯＳ出力回路による、容量負荷の駆
動電圧波形（ＳＰＩＣＥシミュレーション）と本発明の
ＣＭＯＳ出力回路による容量負荷の駆動電圧波形（ＳＰ
ＩＣＥシミュレーション）を示す図である。
動電圧波形（ＳＰＩＣＥシミュレーション）と本発明の
ＣＭＯＳ出力回路による容量負荷の駆動電圧波形（ＳＰ
ＩＣＥシミュレーション）を示す図である。
１ 電源 ２ ＧＮＤ ３ 入力端子 ４ 出力端子 Ｍ１１，Ｍ１２ ＰＭＯＳトランジスタ Ｍ１３，Ｍ１４ ＮＭＯＳトランジスタ Ｄ１，Ｄ２ ダイオード
Claims (3)
- 【請求項１】 制御電極が入力端子に接続され、一方の
主電極が第一のダイオードのアノードに接続され、他方
の主電極が第一の電源に接続された第一導電型の第一の
絶縁ゲート型トランジスタと、 制御電極が前記入力端子に接続され、一方の主電極が出
力端子に接続され、他方の主電極が前記第一の電源に接
続された第一導電型の第二の絶縁ゲート型トランジスタ
と、 制御電極が前記入力端子に接続され、一方の主電極が第
２のダイオードのカソードに接続され、他方の主電極が
前記第一の電源よりも低電圧の第二の電源に接続された
第二導電型の第三の絶縁ゲート型トランジスタと、 制御電極が前記入力端子に接続され、一方の主電極が出
力端子に接続され、他方の主電極が前記第二の電源に接
続された第二導電型の第四の絶縁ゲート型トランジスタ
と、を備え、 前記第一のダイオードのカソードと前記第二のダイオー
ドのアノードは共に前記出力端子に接続され、前記第一
の絶縁ゲート型トランジスタのゲート長（Ｌ1）とゲー
ト幅（Ｗ1 ）との比（Ｗ1 ／Ｌ1 ）は、前記第二の絶縁
ゲート型トランジスタのゲート長（Ｌ2 ）とゲート幅
（Ｗ2 ）との比（Ｗ2 ／Ｌ2 ）より大きく、また前記第
三の絶縁ゲート型トランジスタのゲート長（Ｌ3 ）とゲ
ート幅（Ｗ 3 ）との比（Ｗ3 ／Ｌ3 ）は、前記第四の絶
縁ゲート型トランジスタのゲート長（Ｌ4 ）とゲート幅
（Ｗ4 ）との比（Ｗ4 ／Ｌ4 ）より大きいことを特徴と
する相補型トランジスタ出力回路。 - 【請求項２】 制御電極が入力端子に接続され、一方の
主電極が出力端子に接続され、他方の主電極が第一のダ
イオードのカソードに接続された第一導電型の第一の絶
縁ゲート型トランジスタと、 制御電極が前記入力端子に接続され、一方の主電極が出
力端子に接続され、他方の主電極が前記第一の電源に接
続された第一導電型の第二の絶縁ゲート型トランジスタ
と、 制御電極が前記入力端子に接続され、一方の主電極が出
力端子に接続され、他方の主電極が第２のダイオードの
アノードに接続された第二導電型の第三の絶縁ゲート型
トランジスタと、 制御電極が前記入力端子に接続され、一方の主電極が出
力端子に接続され、他方の主電極が前記第一の電源より
も低電圧の第二の電源に接続された第二導電型の第四の
絶縁ゲート型トランジスタと、を備え、 前記第一のダイオードのアノードは前記第一の電源に接
続され、前記第二のダイオードのカソードは前記第二の
電源に接続され、前記第一の絶縁ゲート型トランジスタ
のゲート長（Ｌ1 ）とゲート幅（Ｗ1 ）との比（Ｗ1 ／
Ｌ1 ）は、前記第二の絶縁ゲート型トランジスタのゲー
ト長（Ｌ2 ）とゲート幅（Ｗ2 ）との比（Ｗ2 ／Ｌ2 ）
より大きく、また前記第三の絶縁ゲート型トランジスタ
のゲート長（Ｌ3 ）とゲート幅（Ｗ3 ）との比（Ｗ3 ／
Ｌ3 ）は、前記第四の絶縁ゲート型トランジスタのゲー
ト長（Ｌ4 ）とゲート幅（Ｗ4 ）との比（Ｗ4 ／Ｌ4 ）
より大きいことを特徴とする相補型トランジスタ出力回
路。 - 【請求項３】 請求項１記載の相補型トランジスタ出力
回路において、前記第一及び第二のダイオードをショッ
トキーダイオードとした相補型トランジスタ出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8007323A JPH09200031A (ja) | 1996-01-19 | 1996-01-19 | 相補型トランジスタ出力回路 |
| US08/783,670 US5959473A (en) | 1996-01-19 | 1997-01-15 | Transistor output circuit |
| EP97100598A EP0785628A3 (en) | 1996-01-19 | 1997-01-16 | Transistor output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8007323A JPH09200031A (ja) | 1996-01-19 | 1996-01-19 | 相補型トランジスタ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200031A true JPH09200031A (ja) | 1997-07-31 |
Family
ID=11662772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8007323A Pending JPH09200031A (ja) | 1996-01-19 | 1996-01-19 | 相補型トランジスタ出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5959473A (ja) |
| EP (1) | EP0785628A3 (ja) |
| JP (1) | JPH09200031A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19751651C1 (de) * | 1997-11-21 | 1999-02-18 | Bosch Gmbh Robert | Schaltungsanordnung zum Schalten einer induktiven Last |
| EP0969512B1 (fr) * | 1998-06-30 | 2009-05-13 | Asulab S.A. | Capteur inductif |
| US6137317A (en) * | 1998-07-01 | 2000-10-24 | Intel Corporation | CMOS driver |
| US6184704B1 (en) * | 1999-02-08 | 2001-02-06 | Tritech Microelectronics | Design method for compensation of process variation in CMOS digital input circuits |
| US6369604B1 (en) * | 1999-04-26 | 2002-04-09 | Intel Corporation | Self-compensating output buffer |
| DE19942688C2 (de) * | 1999-09-07 | 2001-11-29 | Siemens Ag | Verfahren zum Betrieb einer elektronischen Schaltung und elektronische Schaltung |
| US6512401B2 (en) * | 1999-09-10 | 2003-01-28 | Intel Corporation | Output buffer for high and low voltage bus |
| WO2001035532A1 (de) * | 1999-11-11 | 2001-05-17 | Infineon Technologies Ag | Integrierte digitalschaltung und verfahren zu deren betrieb |
| US6351172B1 (en) * | 2000-02-29 | 2002-02-26 | Dmel Inc. | High-speed output driver with an impedance adjustment scheme |
| US7176739B2 (en) * | 2003-06-26 | 2007-02-13 | Lucent Technologies Inc. | Circuit to improve data bus performance |
| US6882187B1 (en) * | 2003-07-25 | 2005-04-19 | Silego Technology, Inc. | Line driving circuit |
| JP4313658B2 (ja) * | 2003-11-28 | 2009-08-12 | 三菱電機株式会社 | インバータ回路 |
| DE102005050624B4 (de) * | 2005-10-21 | 2007-06-28 | Infineon Technologies Ag | CMOS-Pufferschaltung und Verwendung derselben |
| US7511534B1 (en) * | 2007-10-05 | 2009-03-31 | Micron Technology, Inc. | Circuits, devices, systems, and methods of operation for a linear output driver |
| US8704550B2 (en) | 2007-11-29 | 2014-04-22 | Texas Instruments Incorporated | Architecture for VBUS pulsing in UDSM processes |
| KR100999137B1 (ko) * | 2007-12-12 | 2010-12-08 | 현대자동차주식회사 | 차량용 안테나 |
| US12355448B2 (en) * | 2023-07-31 | 2025-07-08 | Dell Products L.P. | Slew rate in low-speed data communication interfaces |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720205B2 (ja) * | 1985-02-28 | 1995-03-06 | キヤノン株式会社 | 同期分離回路 |
| JP2779411B2 (ja) * | 1985-03-01 | 1998-07-23 | キヤノン株式会社 | スイツチング装置 |
| JPH0744416B2 (ja) * | 1985-04-11 | 1995-05-15 | キヤノン株式会社 | 対数圧縮回路 |
| JPH0732261B2 (ja) * | 1985-04-11 | 1995-04-10 | キヤノン株式会社 | 半導体受光装置 |
| JPH0681029B2 (ja) * | 1985-12-27 | 1994-10-12 | 株式会社東芝 | 出力回路装置 |
| JPH04192717A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ出力回路 |
| US5274284A (en) * | 1991-01-24 | 1993-12-28 | Texas Instruments Incorporated | Output buffer circuits with controlled Miller effect capacitance |
| JP2930440B2 (ja) * | 1991-04-15 | 1999-08-03 | 沖電気工業株式会社 | 半導体集積回路 |
| US5168176A (en) * | 1991-07-23 | 1992-12-01 | Standard Microsystems Corporation | Apparatus and method to prevent the unsettling of a quiescent, low output channel caused by ground bounce induced by neighboring output channels |
-
1996
- 1996-01-19 JP JP8007323A patent/JPH09200031A/ja active Pending
-
1997
- 1997-01-15 US US08/783,670 patent/US5959473A/en not_active Expired - Fee Related
- 1997-01-16 EP EP97100598A patent/EP0785628A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5959473A (en) | 1999-09-28 |
| EP0785628A3 (en) | 1998-06-24 |
| EP0785628A2 (en) | 1997-07-23 |
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