DE2155437C3 - Bistabile Kippstufe zur Verwendung als Frequenzteilerstufe - Google Patents

Bistabile Kippstufe zur Verwendung als Frequenzteilerstufe

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DE2155437C3
DE2155437C3 DE2155437A DE2155437A DE2155437C3 DE 2155437 C3 DE2155437 C3 DE 2155437C3 DE 2155437 A DE2155437 A DE 2155437A DE 2155437 A DE2155437 A DE 2155437A DE 2155437 C3 DE2155437 C3 DE 2155437C3
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DE2155437A
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Eric Andre Cernier Vittoz (Schweiz)
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Centre Electronique Horloger Sa (gegruendet 1972) Neuenburg (schweiz)
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Centre Electronique Horloger Sa (gegruendet 1972) Neuenburg (schweiz)
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/58Gating or clocking signals not applied to all stages, i.e. asynchronous counters
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K21/00Details of pulse counters or frequency dividers

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  • Logic Circuits (AREA)

Description

40 darstellendes Diagramm,
F i g. 4 ein die Ausgangspegel der Gatter in Abhängigkeit von der Zeit zeigendes Diagramm.
Die Erfindung bezieht sich auf eine bistabüe Kipp- In der folgenden Beschreibung sind die Gatter in
stufe und insbesondere auf eine aus Gleichstrom einfacher Weise durch den Buchstaben bezeichnet, gekoppelten Gattern aufgebaute Binärstufe zur Ver- 45 der die Ausgangs-Veränderliche darstellt, wendung als Frequenzteilerstufe mit vier logischen Der bekannte, in F i g. 1 dargestellte Frequenzteiler
Gattern. umfaßt 6 NOR-Gatter R, S, T, U, V, W mit einer
Die Anwendung von vollständig logischen, mit zwei Gesamtzahl von 13 Eingängen. Die in F i g. 1 gezeigte Spannungszuständen (die mit 0 und 1 bezeichnet wer- Schaltung stellt eine durch 2 teilende TeUerstufe dar, den) arbeitenden bistabilen Kippstufen als Frequenz- 50 deren Eingang rait E und deren Ausgang mit X beleilerstufen ohne Verwendung von Analogprinzipien zeichnet ist
wie z. B. die Ableitung der Flanken von Eingangs- Die in Fig. 2 dargestellte erfindungsgemäße Aus-■ignalen ergibt den Vorteil einer sehr guten Kompatibi- f ührungsf orm eines Frequenzteilers bildet eine durch Htät »r:f der Technik de·· integrierten Schaltungen. 2 teilende TeUerstufe, die vier NOR-Gatter Λ, B, C Beispielsweise ist es bekannt, eine Frequenzteilung 55 und D umfaßt. Die Gatter A und D weisen zwei Einmit Hilfe von JK-Flip-Flop-Schaltungen durchzufüh- gänge auf, während die Gatter B und C drei Eingänge ren, die aus einzelnen logischen Gattern aufgebaut haben. Der Ausgang des Gatters A ist mit einem Einsind. Der bekannte Aufbau derartiger Flip-Flop-Schal- gang des Gatters B, der Ausgang des Gatters B mit tuagen aus logischen Gattern zur Erzielung einer einem Eingang des Gatters A und einem Eingang des Frequenzteilerstufe ist jedoch aufwendig, da beispiels- 60 Gatters C, der Ausgang des Gatters C mit einem Einweise zum Aufbau eines JK-Flip-Flops zwei SR-FHp- gang des Gatters A, einem Eingang des Gatters B und Flop-Schaltungen mit jeweüs vier Gattern erforder- einem Eingang des Gatters D verbunden, und der Auslich sind. Es sind bereits logische Frequenzteiler be- gang des Gatters D ist mit einem Eingang des Gatters C kannt, die aus sechs Gattern mit einer Gesamtzahl und einem Eingang des Gatters B verbunden. Der von 13 Eingängen aufgebaut sind. Dieser Aufbau einer 65 Eingang /istmit einem Eingang des Gatters C und mit Frequenzteilerstufe ist in vielen Fällen jedoch noch zu einem Eingang des Gatters D verbunden. Weiterhin ist aufwendig, und es ist weiterhin vorteilhaft, um den Be- zu erkennen, daß die Ausgänge A und D über Kondentrieb mit sehr kleinen Speisespannungen zu ermögli· satoren α bzw. d mit Erde verbunden sind.
Der Ausgang der Teilerstufen kann durch einen der Ausgänge A, B, C oder D gebildet werden.
Bei einem Vergleich des in Fig. 1 dargestellten Teilers mit dem nach F i g. 2 £t zu erkennen, daß der letztere zwei Gatter und drei Eingänge weniger aufweist als der Teiler nach F i g. 1.
Die logischen Funktionsgleichuagen des Teilers nach F i g. 2 sind folgende:
A = B + C
B = A + D + C
C = I + B + D
D= T+~C
I ist die logische Eingangs-Veränderliche. Wie weiter oben erwähnt, zeigt die Erläuterung, daß eine der vier internen Veränderlichen A, B, C oder D als Ausgangs-Veränderliche gewählt werden kann.
Jede dieser Gleichungen entspricht einem der NOR-Gatter und zeigt, daß der Wert der Veränderlichen des ersten Gliedes von dem Wert abhängt, der von der Funktion des zweiten Gliedes eingenommen wird.
Die vier internen Veränderlichen A, B, C und D und die Eingangs-Veränderliche / ermöglichen die Unterscheidung von 2* = 32 unterschiedlichen Zuständen der Anordnung.
Zur Erleichterung der Erklärung werden diese 32 Zustande durch eine Dezimalziffer kodiert, die dadurch erzielt wird, daß jeder Veränderlichen eine unterschiedliche Binärwertigkeit zugeordnet wird, beispiels-
weise: / A :be C D
16 8 2 1
Binärwertigkeit
•änderli
B
4
Beispielsweise ist der Zustand, für den:
/ =1
A =0
B = 1
C = I
kodiert wird, gleich:
1 · 16 + 0 · 8 + 1
1-2 + 0-1 = 22.
Die Untersuchung der Gleichungen zeigt, daß sie gleichzeitig für die folgenden vier Zustände erfüllt sind:
Code / A B C D
9 0 1 0 0 1
24 1 1 0 0 0
2 0 0 0 1 0
20 1 0 1 0 0
Diese vier Zustände sind die stabilen Zustände der Anordnung.
Die Gleichungen der Anordnung ermöglichen es, das Diagramm nach F i g. 3 zu konstruieren, das zur Untersuchung der Übergänge zwischen den stabilen Zuständen dient Es sind alle 32 möglichen Zustände S dargestellt Ausgehend von jedem der vier (schraffierten) stabilen Zustände, wird der Wert der Eingangs-Veränderlichen / geändert, uad man untersucht, welche der Gleichungen nicht mehr erfüllt ist; die entsprechende Veränderliche wird dann die Neigung zu
xo einem Übergang (instabiler Zustand) haben, was das
System in einen neuen Zustand bringt, für den eine
andere Veränderliche eine Neigung zum Übergang hat, usw. bis zum Erreichen eines neuen stabilen Zustandes.
Es ist zu erkennen, daß für die Zustände 8 und 16
is zwei Gleichungen nicht gleichzeitig erfüllt sind, so daß zwei Veränderliche eine Neigung zum Übergang aufweisen. Ein absolut gleichzeitiger Übergang der beiden Veränderlichen ist unmöglich. Die Veränderliche, die von dem logischen Gatter gegeben ist, das einen schnel-
ao leren Übergang ergibt, bringt das System in einen neuen Zustand, für den die andere Veränderliche gegebenenfalls nicht mehr eine Neigung zum Übergang aufweist. Tm Zustand 16 haben die Veränderlichen A (Binärwertigkeit 8) und B (Binärwertigkeit 4) die Neigung
as zum Übergang. Wenn A schneller ist, gelangt man zum stabilen Zustand 24, und B geht nicht über. Wenn B schneller ist, gelangt man zum stabilen Zustand 20.
und A geht nicht über.
Im Zustand 8 haben die Veränderlichen C (Binär-
Wertigkeit 2) und D (Binärwertigkeit 1) eine Neigung zum Übergang. Wenn D schneller ist, erzielt man den stabilen Zustand 9, und C geht nicht über. Wenn C schneller ist, erzielt man den unstabilen Zustand 10 und dann den stabilen Zustand 2, und D geht nicht über.
Es ist zu erkennen, daß zur aufeinanderfolgenden Erreichung der vier stabilen Zustände 9, 24, 2, 20 die Übergänge von 8 auf 9 und von 16 auf 24 verhindert werden müssen. Dies wird dadurch erreicht, daß das Gaiter D in bezug auf das Gatter C und das Gatter A in bezug auf das Gatter B verlangsamt wird.
Dies wird beispielsweise dadurch erreicht, daß die Ausgänge A und D durch die weiter oben erwähnten Kapazitäten α und b kapazitiv verändert werden.
Man erzielt somit einen durch 2 teilenden Frequenzteiler. In F i g. 4 ist die Entwicklung der stabilen Zustände der vier Veränderlichen in der Zeit dargestellt Die Frequenz der Übergänge der Veränderlichen A, B, C und D ist gegenüber der Eingangsveränderlichen / halbiert.
Eine Kaskadenschaltung einer beliebigen Anzahl der identischen Stufen ergibt sich dadurch, daß eine der Veränderlichen A, B, C oder D mit dem Eingang / der folgenden Stufe verbunden wird.
Es ist zu erkennen, daß der in F i g. 2 dargestellte Teiler in gleicher Weise brauchbar ist, wenn alle NOR-Gatter durch NAND-Gatter ersetzt werden. Die vorstehenden Erläuterungen bleiben gültig, wenn man jede »0« und. jede »1« miteinander vertauscht und wenn in den Gleichnngen der Gatter die Rechenvorschrift ODER (Symbol +) durch die Rechenvorschrift UND (Symbol ·) ersetzt wird.
Hierzu 2 Blatt Zeichnungen

Claims (5)

chen auf bestimmte Schaltungstechniken, wie z. B- Patentansprüche: die DCTL-Tedmik (direkt gekoppelte Transistor- logik), zurückzugreifen, die jedoch lediglich die Her-
1. BistabUe Kippstufe, insbesondere aus gleich- stellung von Gattern mit einem Pegel (NOR- oder stromgekoppelten Gattern aufgebaute Binärstufe 5 NAND-Gatter) ermöglicht. ,,·..· zur Verwendung als Frequenzteilerstufe mit vier Der Erfindung hegt die Aufgabe zugrunde, eine bilogischen Gattern, dadurchgekennzeich- stabile Kippstufe der eingangs genannten Art zur Vern e t, daß der Ausgang des ersten Gatters (A) mit wendung als Frequenzteilerstufe zu schaffen, die eine einem ersten Eingang des zweiten Gatters (B) und Gesamtzahl von vier fogncheii Gattern bemotigt
der Ausgang des zweiten Gatters (B) mildem ersten io Diese Aufgabe wird erfindungsgemaß dadurch geEingang des ersten Gatters (A), und einem ersten löst, daß der Ausgang des ersten Gatters mit einem Eingang des dritten Gatters (C) verbunden ist, ersten Eingang des zweiten Gatters und der Ausgang daß der Ausgang des dritten Gatters (C) mit einem des zweiten Gatters mit dem ersten Eingang des ersten zweiten Eingang des ersten Gatters (A), einem Gatters und einem ersten Eingang des dritten Gatters zweiten Eingang des zweiten Gatters (B) und einem 15 verbunden ist, daß der Ausgang des dritten Gatters mit ersten Eingang des vierten Gatters (D) verbunden einem zweiten Eingang des ersten Gatters, einem ist, daß der Ausgang des vierten Gatters (D) mit zweiten Eingang des zweiten Gatters und einem ersten einem dritten Eingang des zweiten Gatters (B) Eingang des vierten Gatters verbunden ist, daß der und einem zweiten Eingang des dritten Gatters (C) Ausgang des vierten Gatters mit einem dritten Einverbunden ist und daß das Eingangssignal jeweüs ao gang des zweiten Gatters und einem zweiten Eingang einem dritten Eingang des dritten Gatters (C) und des dritten Gatters verbunden ist und daß das Emgangseinem zweiten Eingang des vierten Gatters (D) signal jeweüs einem dritten Eingang des dritten Gatters zugeführt ist, wobei das Ausgangssignal an einem und einem zweiten Eingang des vierten Gatters zugeder Ausgänge der Gatter (A bis D) abnehmbar ist führt ist, wobei das Ausgangssignal an einem der Aus-
2. BistabUe Kippstufe nach Anspruch 1, da- as gänge de' Gatter abnehmbar ist.
durch gekennzeichnet, daß die Gatter (A bis D) Durch diese Ausgestaltung der bistabilen Kippstufe
NOR-Gatter sind. wird ein logischer FrequenzteUer geschaffen, der aus
3. Bistabüe Kippstufe nach Anspruch 1, da- insgesamt vier Gattern aufgebaut werden kann und durch gekennzeichnet, daß die Gatter (A bis D) dadurch sehr einfach aufgebaut ist. NAND-Gatter sind. 30 Weitere vorteilhafte Ausgestaltungen und Weiter-
4. Bistabüe Kippstufe nach Anspruch 2 oder 3, bildungen der Erfindung ergeben sich aus den Unterdadurch gekennzeichnet, daß Mittel (α, d) zur ansprüchen.
Vergrößerung der Umschaltzeit des ersten (A) Die Erfindung wird im folgenden an Hand der und vierten (£>) Gatters vorgesehen sind. Zeichnung noch näher erläutert.
5. Bistabüe Kippstufe nach Anspruch 4, da- 35 In der Zeichnung zeigt
durch gekennzeichnet, daß die Schaltung in F i g. 1 ein Schaltbild eines bekannten Teilers,
integrierter Schaltungstechnik ausgeführt ist F i g. 2 ein Schaltbild einer Ausführungsform eines
erfindungsgemäßen Frequenzteilers, F i g. 3 ein die verschiedenen Zustände des Teilers
DE2155437A 1970-11-19 1971-11-08 Bistabile Kippstufe zur Verwendung als Frequenzteilerstufe Expired DE2155437C3 (de)

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DE2155437A1 DE2155437A1 (de) 1972-05-25
DE2155437B2 DE2155437B2 (de) 1975-01-30
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3764919A (en) * 1972-12-22 1973-10-09 Shintron Co Inc An n-ary of flip-flop cells interconnected by rows of logic gates
FR2589019B1 (fr) * 1985-10-18 1991-04-12 Thomson Csf Porte logique a coincidence, triplet de portes logiques et circuit logique sequentiel mettant en oeuvre cette porte logique
US4985643A (en) * 1988-06-24 1991-01-15 National Semiconductor Corporation Speed enhancement technique for CMOS circuits
JP4532244B2 (ja) * 2004-11-19 2010-08-25 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3206683A (en) * 1961-02-10 1965-09-14 Westinghouse Electric Corp Signal sequence sensing apparatus
US3237159A (en) * 1961-12-07 1966-02-22 Martin Marietta Corp High speed comparator
US3350659A (en) * 1966-05-18 1967-10-31 Rca Corp Logic gate oscillator
US3457434A (en) * 1966-06-02 1969-07-22 Rca Corp Logic circuit
US3382455A (en) * 1967-04-03 1968-05-07 Rca Corp Logic gate pulse generator
US3610954A (en) * 1970-11-12 1971-10-05 Motorola Inc Phase comparator using logic gates

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Publication number Publication date
DE2155437B2 (de) 1975-01-30
DE2155437A1 (de) 1972-05-25
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CH517413A (fr) 1971-12-31
US3700916A (en) 1972-10-24

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