DE3586328T2

DE3586328T2 - Digitales uebertragungssystem mit einem fehlerkorrekturkoder und dekoder und einem verwuerfler/entwuerfler.

Info

Publication number: DE3586328T2
Application number: DE8585103984T
Authority: DE
Inventors: Kotaro C O Nec Corporatio Kato; Goro C O Nec Corporatio Oshima
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-04-03
Filing date: 1985-04-02
Publication date: 1993-03-04
Anticipated expiration: 2005-04-03
Also published as: DE3586328D1; AU567474B2; CA1254277A; US4639548A; EP0157413A3; AU4071985A; EP0157413A2; JPH0376613B2; EP0157413B1; JPS60210044A

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft ein digitales Übertragungssystem, das Fehlerkorrekturcodes verwendet, und insbesondere ein digitales Übertragungssystem mit einem verbesserten Verwürfler/Entwürfler.
Im beschriebenen digitalen Übertragungssystem durchläuft ein Eingangsdatensignal von einer Sendestation einen Verwürfler, wo das Signal auf eine Zufallszahl umgerechnet wird und durchläuft anschließend einen Codierer, wo das Verwürfler-Ausgangssignal fehlerkorrekturcodiert wird, wobei das Codierer-Ausgangssignal über einen Übertragungspfad an eine Empfangsstation gesendet wird. Die Empfangsstation leitet daraufhin das empfangene Datensignal durch einen Decodierer, wo das Signal fehlerkorrekturdecodiert wird, und anschließend durch einen Entwürfler, um das Decodierer-Ausgangssignal in eine Zufallszahl umzurechnen, wodurch das ursprüngliche Datensignal wiedergewonnen wird.
Wie später ausführlich beschrieben wird, weist der Entwürfler ein Schieberegister, eine mit Zwischenabgriffen des Schieberegisters verbundene Inhibit-Schaltung und ein mit Zwischenabgriffen des Schieberegisters und einem Ausgang der Inhibit-Schaltung verbundenes Exklusiv-ODER-Gatter (Modulo-2-Addierglied) auf. Das eintreffende Datensignal wird durch das Exklusiv-ODER-Gatter dem Schieberegister zugeführt. Ebenso wird der Zwischenabgriff des Schieberegisters über das Exklusiv-ODER-Gatter zum Schieberegister zurückgeführt. Das mit diesem Aufbau verbundene Problem besteht darin, daß die im Übertragungspfad entstehenden Datenfehler durch den Entwürfler an der Empfangsstation verstärkt werden.
"Error-Correcting Codes", 2. Auflage, MIT, 1972, 9. Drucklegung, 1988, Seiten 376-381 von W.W. Peterson, E.J. Weldon handelt von Problemen der Signal-Wiedergewinnung aufgrund mangelnder Synchronisierung, insbesondere wenn zyklische Blöcke verwendet werden.
"Error-Correction Coding for Digital Communications", Plenum Press, 1981, Seiten 278-279 von G.C. Clark, J.B. Cain beschreibt Codierer/Decodierer mit einer erhöhten Fehlerrate, die eine Asynchronisierung anzeigt.
In der JP-A-58-218 252 wird ein Verwürflersystem offenbart, bei dem das Verwürfeln vor dem Codieren ausgeführt wird.
In NTZ, 1974, Nr. 12, Seiten 475-479 wird ebenfalls ein Verfahren der Synchronisierungs-Verzögerung für Verwürfler beschrieben.
Daher ist es Aufgabe der vorliegenden Erfindung, ein digitales Übertragungssystem bereitzustellen, das einen Verwürfler und einen Entwürfler miteinander synchronisieren kann, ohne daß ein besonderes Synchronisierungsbit notwendig ist, und das ein Signal entwürfeln kann, ohne im Übertragungspfad entstehende Datenfehler zu verstärken. Diese Aufgabe wird durch die Merkmale der Patentansprüche gelöst.

Kurzbeschreibung der Abbildungen

Fig. 1 zeigt ein Blockdiagramm eines herkömmlichen Fehlerkorrekturcode-Datenübertragungssystems;
Fig. 2 zeigt ein Schaltungsdiagramm eines Beispiels herkömmlicher Verwürfler oder Entwürfler;
Fig. 3 zeigt ein schematisches Blockdiagramm eines erfindungsgemäßen Fehlerkorrekturcode-Datenübertragungssystems;
Fig. 4 zeigt das Blockdiagramm eines Senders, der einen Teil des erfindungsgemäßen Übertragungssystems bildet; und
Fig. 5 zeigt das Blockdiagramm eines Empfängers, der einen anderen Teil des erfindungsgemäßen Systems bildet.
Nachstehend wird die vorliegende Erfindung ausführlich unter Bezug auf die beigefügten Abbildungen beschrieben.

Ausführliche Beschreibung der Erfindung

In Fig. 1 ist ein herkömmliches Datenübertragungssystem der betreffenden Art dargestellt. An einem Sender wird ein zu übertragendes Datensignal 100 durch einen Verwürfler 1 auf eine Zufallszahl umgerechnet, anschließend durch einen Konvolutionscodierer 2 mit einem Fehlerkorrekturcode versehen und dann über einen Übertragungspfad 3 als ein Sende-Datensignal 101 übertragen. An einer Empfangsstation wird andererseits ein vom Übertragungspfad 3 eintreffendes empfangenes Eingangsdatensignal 102 durch einen Konvolutionsdecodierer 4 decodiert, anschließend durch einen Entwürfler 5 in das ursprüngliche Signal mit korrigiertem Codefehler umgewandelt und schließlich als empfangenes Ausgangsdatensignal 103 ausgegeben.
Mit einem derartigen Korrekturcode-Übertragungssystem sollte die Synchronisierung zwischen dem Verwürfler 1 am Sender und dem Entwürfler 5 am Empfänger möglichst bequem hergestellt werden, ohne daß ein besonderes Synchronisierungsbit notwendig ist.
Fig. 2 zeigt das Blockdiagramm eines herkömmlichen Verwürflers bzw. Entwürflers.
Die in Fig. 2 dargestellte Schaltung stellt einen in der CCITT-Empfehlung V-35 dargestellten Verwürfler oder Entwürfler dar. Die Schaltung empfängt im Verwürflermodusbetrieb ein Eingangsdatensignal an einem Anschluß A und erzeugt ein verwürfeltes Datensignal an einem Anschluß B, während die Schaltung im Entwürflermodusbetrieb ein Eingangsdatensignal am Anschluß B empfängt und ein entwürfeltes Datensignal am Anschluß A erzeugt.
Die an Zwischenabgriffen T&sub3; und T&sub2;&sub0; auftretenden Ausgangssignale eines zwanzigstufigen Schieberegisters 10 werden einem Addierglied 12 zugeführt, durch das sie Modulo-2addiert werden. Inzwischen werden die an den Abgriffen T&sub1; und T&sub9; auftretenden Ausgangssignale des zwanzigstufigen Schieberegisters 10 einer Inhibit-Schaltung 11 zugeführt. Das Ausgangssignal der Inhibit-Schaltung 11 und das Ausgangssignal des Addierglieds 12 werden ebenfalls zur Modulo-2-Addition einem Addierglied 13 zugeführt, wodurch verhindert wird, daß das Datensignal überall den Wert Null annimmt. Das Ausgangssignal des Addierglieds 13 und das Sende- Eingangsdatensignal 100 oder ein Empfangs-Eingangsdatensignal werden durch ein Addierglied 14, dessen Ausgangssignal dem Anschluß B (oder A) zugeführt wird, Modulo-2-addiert. Das Ausgangssignal des Addierglieds 14 wird für einen Synchronisierungszweck ebenfalls dem zwanzigstufigen Schieberegister 10 zugeführt.
Mit dem dargestellten und beschriebenen Aufbau kann ein Sender mit einem Empfänger durch den Verwürfler oder Entwürfler automatisch synchronisiert werden, wodurch kein besonderes Bit oder ein besonderer Takt notwendig wird, der ansonsten für die Synchronisierung erforderlich ist. Daher wird eine derartige Schaltung im allgemeinen als Selbstsynchronisierungs-Verwürfler/Entwürfler bezeichnet und verbreitet mit gewöhnlichen Datenübertragungssystemen verwendet.
Mit der herkömmlichen Schaltung bleiben jedoch die nachstehenden Probleme ungelöst. Weil das Eingangsdatensignal dem Schieberegister zugeführt wird und ein Ausgangssignal der Zwischenabgriffe des Schieberegisters zum Schieberegister zurückgeführt wird, wird ein während der Übertragung des Ausgangssignals durch den Übertragungspfad 3 in den Daten eingeführter Fehler durch den Entwürfler unerwünscht verstärkt. Bei dem in Fig. 2 dargestellten Aufbau weist das zwanzigstufige Schieberegister 10 zwei Zwischenabgriffe auf, wodurch die Fehlerwahrscheinlichkeit des Datenausgangssignals vom Entwürfler maximal dreimal größer ist als die mit dem Übertragungspfad verbundene Fehlerwahrscheinlichkeit.
In Fig. 3 ist ein erfindungsgemäßes digitales Übertragungssystem, das die vorstehend beschriebenen Probleme nicht aufweist, in einem sehr schematischen Diagramm dargestellt.
In einem Sender weist ein Verwürfler 1a einen Pseudozufallsgenerator 23, einen Codierer 33 und Modulo-2- Addierglieder 21 und 22 auf. Der Pseudozufallsgenerator 23 und der Konvolutionscodierer 33 sind gemeinsam mit den Addiergliedern 21 und 22 verbunden. Der Ausgang des Addierglieds 22 ist mit dem Übertragungspfad 3 verbunden. Ein über den Übertragungspfad 3 empfangenes Datensignal wird einem Addierglied 24 eines Entwürflers 5a zugeführt. Ein Konvolutionsdecodierer 4a und ein Pseudozufallsgenerator 26 des Entwürflers 5a sind gemeinsam mit den Modulo-2-Addiergliedern 24 und 25 verbunden. Ein Ausgang 110 des Decodierers 4a dient zur Steuerung des Entwürflers 5a.
Zunächst wird der Aufbau des Senders beschrieben. Ein zu übertragendes Eingangsdatensignal 100 und ein Ausgangssignal des Pseudozufallsgenerators 23 werden dem Addierglied 21 zugeführt, das die Signale Modulo-2-addiert. Ein Ausgangssignal des Addierglieds 21 wird anschließend einem Konvolutionscodierer 2 zugeführt, der daraufhin einen Fehlerkorrekturcode erzeugt. Im einzelnen weist das Ausgangssignal des Codierers 2 ein Datensignal und ein Paritätssignal auf. Das Ausgangssignal des Codierers 2 und das Ausgangssignal des Pseudozufallsgenerators 23 werden durch das Addierglied 22 Modulo-2-addiert, während das Ausgangssignal des Addierglieds 22 als Sende-Ausgangsdatensignal 101a an den Übertragungspfad 3 gesendet wird.
Nachstehend wird der Aufbau des Empfängers beschrieben. Ein vom Übertragungspfad 3 eintreffendes Empfänger-Eingangsdatensignal 102a und ein Ausgangssignal des Pseudozufallsgenerators 26 werden dem Addierglied 24 zugeführt, wo die Signale Modulo-2-addiert werden. Das Ausgangssignal des Addierglieds 24 wird durch den Konvolutionsdecodierer 4a decodiert. Das Ausgangssignal des Decodierers 4a und das Ausgangssignal des Pseudozufallsgenerators 26 werden durch das Addierglied 25 Modulo-2-addiert, dessen Ausgang das Empfangs-Ausgangsdatensignal 103 liefert. Der Synchronisierungstakt für den Generator 26 wird durch Überwachen des Ausgangssignals 110 des Decodierers 4a, d. h. eines Fehlerkorrekturimpulssignals 110, gebildet.
Nachfolgend werden Einzelheiten des erfindungsgemäßen Fehlerkorrekturcode-Datenübertragungssystems beschrieben. Bei der beschriebenen Ausführungsform weist der Codierer 2 einen Konvolutionscodierer mit einem Codier/Decodier-Verhältnis (R) von 3/4 auf, während der Decodierer 4a einen Konvolutionsdecodierer mit R = 3/4 aufweist.
In Fig. 4 ist ein Aufbau des Senders gemäß der beschriebenen Ausführungsform in einem Blockdiagramm dargestellt.
Gemäß Fig. 4 weist der Sender einen Serien-Parallel (S/P)-Umsetzer 31 auf, der mit drei Addiergliedern 32a, 32b und 32 c verbunden ist, die mit einem Konvolutionscodierer 33 mit R = 3/4 (entsprechend dem Codierer 2 von Fig. 3) verbunden sind. Der Codierer 33 besteht aus zwanzigstufigen Schieberegistern 38a, 38b und 38c, Modulo-2-Addiergliedern 39a, 39b und 39c und einem Inverter 40, die gemäß Fig. 4 verbunden sind. Der Aufbau und die Arbeitsweise des Codierers 33 sind bekannt und werden daher zur Vereinfachung nicht ausführlich beschrieben. Die Ausgangssignale des Codierers 33 werden den vier Modulo-2-Addiergliedern 34a, 34b, 34c und 34d zugeführt, die mit einem Parallel-Serien (P/S)- Umsetzer 35 verbunden sind. Der Ausgang eines 1/3-Frequenzwandlers 36 ist mit dem S/P-Umsetzer 31, dem Pseudozufallsgenerator 23 und dem Konvolutionscodierer 33 verbunden. Der Ausgang eines 4/3-Frequenzwandlers 37 ist mit dem P/S-Umsetzer 35 verbunden. Der Pseudozufallsgenerator 23 weist beispielsweise ein zwanzigstufiges Schieberegister, eine Inhibit-Schaltung und ein Exklusiv-ODER-Gatter auf und bildet einen Teil des Verwürflers 1a; Ausgänge (z. B. die Ausgänge der ersten bis dritten Stufe und die Ausgänge der siebzehnten bis zwanzigsten Stufe) des zwanzigstufigen Schieberegisters sind mit den drei Addiergliedern 32a, 32b und 32c bzw. den vier Addiergliedern 34a-34d verbunden.
Ein Datensignal durchläuft, wie nachstehend beschrieben, den vorstehend beschriebenen Sender.
Das Sende-Eingangsdatensignal 100 wird dem P/S-Umsetzer 31 zugeführt, wodurch es in dreifach parallele Datenströme umgewandelt wird. Die parallelen Datenströme werden jeweils den drei Addiergliedern 32a-32c zugeführt, wobei sie jeweils mit einem Ausgangssignal des Pseudozufallsgenerators 23 Modulo-2-addiert werden. Die Ausgangssignale der Addierglieder 32a-32c werden parallel dem Konvolutionscodierer 33 zugeführt, der die Signale fehlerkorrigiert, um vier Ströme paralleler Daten herzustellen. Die vier parallelen Datenströme werden jeweils den vier Addiergliedern 34a-34d zugeführt, wodurch sie jeweils mit einem Ausgangssignal des Pseudozufallsgenerators 23 Modulo-2-addiert werden. Die parallelen Datenausgangssignale der Addierglieder 34a-34d werden durch einen P/S-Umsetzer 35 in ein serielles Sende- Ausgangsdatensignal 101a umgewandelt.
Die verschiedenen Abschnitte des Senders werden, wie nachfolgend beschrieben, individuell zeitlich abgestimmt betrieben.
Die Frequenzen der Sende-Eingangsimpulse 104 und eines mit dem Datensignal 100 verbundenen Eingangssynchronisierungssignals werden durch den 1/3-Frequenzwandler 36 auf 1/3 verringert, um die Synchronisierung zwischen dem Ausgangssignal des S/P-Umsetzers 31 und dem Ausgangssignal des Pseudozufallsgenerators 23 herzustellen. Gleichzeitig werden die Taktimpulse 104 dem 4/3-Frequenzwandler 37 zugeführt, um deren Frequenzen auf 4/3 zu vergrößern, wodurch ein Sende-Ausgangsdatensignal 105 bereitgestellt wird. Das Signal 105 dient als ein Synchronisierungssignal zum Synchronisieren des Ausgangssignals des P/S-Umsetzers 35 und zum Übertragen des Ausgangssignals zum Übertragungspfad 3.
In Fig. 5 ist der Empfänger des erfindungsgemäßen Systems in einem Blockdiagramm dargestellt.
Danach weist der Empfänger einen Serien-Parallel (S/P)- Umsetzer 41 auf, der mit vier mit einem Konvolutionsdecodierer 43 verbundenen Modulo-2-Addiergliedern 42a, 42b, 42c und 42d verbunden ist. Der Decodierer 43 weist, entsprechend dem Decodierer 4a von Fig. 3, zwanzigstufige Schieberegister 51a, 51b und 51c, Exklusiv-ODER-Gatter 52a, 52b und 52c, Exklusiv-ODER-Gatter 53a, 53b und 53c, ein Exklusiv- Oder-Gatter 54, einen Inverter 55, ein ODER-Gatter 56, ein Syndromregister 57 und einen Schwellenwertdetektor 58 auf, die wie dargestellt verbunden sind. Der Konvolutionsdecodierer 43 ist bekannt, daher werden zur Vereinfachung keine Details davon beschrieben. Der Decodierer 43 ist mit drei Modulo-2-Addiergliedern 44a, 44b und 44c verbunden, die mit einem Parallel-Serien (PS)-Umsetzer 45 verbunden sind. Ein 1/4-Frequenzwandler 46 ist mit dem S/P-Umsetzer 41 und ein 3/4-Frequenzwandler 47 mit dem P/S-Umsetzer 45 verbunden. Ein Pseudozufallsgenerator 48 ist mit den vier Addiergliedern 42a-42d und den drei Addiergliedern 44a-44c verbunden. Ein Synchronisierungsüberwachungszähler 49 ist mit dem ODER- Gatter 56 des Konvolutionsdecodierers 43 verbunden. Der Eingang einer Logikschaltung 50 ist mit dem Ausgang des Synchronisierungsüberwachungszählers 49 und mit dem Ausgang des 1/4-Frequenzwandlers 46 verbunden. Der Ausgang der Logikschaltung 50 ist mit dem Takteingangsanschluß CLK des Pseudozufallsgenerators 48 verbunden. Der Pseudozufallsgenerator 48, der Synchronisierungsüberwachungszähler 49 und die Addierglieder 42a-42d und 44a-44c bilden zusammen einen Entwürfler 5a.
Es wird der Fluß des Datensignals durch den vorstehend beschriebenen Empfänger beschrieben.
Ein Empfangs-Eingangsdatensignal 102a wird dem S/P-Umsetzer 41 zugeführt, um in vier parallele Datenströme umgewandelt zu werden. Die vier Addierglieder 42a-42d Modulo-2addieren jeweils die vier parallelen Daten mit Ausgangssignalen des Pseudozufallsgenerators 48 (z. B. mit dem zwanzigsten bis siebzehnten Ausgangssignal eines im Generator 48 eingebauten zwanzigstufigen Schieberegisters). Anschließend fehlerkorrekturdecodiert der Konvolutionsdecodierer 43 die Ausgangssignale des Pseudozufallsgenerators 48 und erzeugt dadurch drei parallele Datenströme. Diese drei parallelen Datenströme werden mit Ausgangssignalen des Pseudozufallsgenerators 48 (z. B. mit dem dritten bis ersten Ausgangssignal des zwanzigstufigen Schieberegisters im Generator 48) Modulo-2-addiert, wobei die sich ergebenden parallelen Daten durch den P/S-Umsetzer 45 zu einem seriellen Empfangs-Ausgangssignal 103 umgewandelt werden. Der Pseudozufallsgenerator 48 ist mit dem Pseudozufallsgenerator 23 des vorstehend beschriebenen Senders identisch.
Die verschiedenen Abschnitte des Empfängers werden, wie nachstehend beschrieben, individuell zeitlich abgestimmt betrieben.
Die Frequenz der Empfangs-Eingangsimpulse 106 und des mit dem Empfangs-Eingangsdatensignal 102a verbundenen Eingangs-Synchronisierungssignals werden durch den 1/4-Frequenzwandler 46 auf 1/4 verringert, um die Synchronisierung zwischen dem Ausgangssignal des S/P-Umsetzers 41 und dem Ausgangssignal des Pseudozufallsgenerators 48 herzustellen. Die Frequenz der Empfangs-Eingangsimpulse wird ebenfalls durch den 3/4-Frequenzwandler 47 auf 3/4 verringert, um ein Empfangs-Ausgangsdatensignal 107 bereitzustellen, daß dazu dient, das Ausgangssignal des P/S-Umsetzers 45 zu synchronisieren.
Nachstehend wird die erfindungsgemäße Synchronisierung zwischen dem Sender und dem Empfänger beschrieben.
Wenn ein Empfangs-Eingangssignal 102a im Empfänger eintrifft und wenn der Pseudozufallsgenerator 48 nicht synchronisiert ist, erzeugt der Schwellenwertdetektor 58 des Konvolutionsdecodierers 43 mehrere Fehlerkorrekturimpulse Ci, Cj und Ck und führt diese Impulse dem Synchronisierungsüberwachungszähler 49 zu. Der Zähler 49 erzeugt daraufhin einen Sperrimpuls, wenn die Anzahl der Korrekturimpulse einen vorgegebenen Schwellenwert überschreitet. Die Logikschaltung 50 stellt ein UND einer invertierten Version des Sperrimpulses und des Ausgangssignals des 1/4-Frequenzwandlers 46 bereit, während der Pseudozufallsgenerator 48 den Synchronisierungstakt in Antwort auf das Ausgangssignal der Logikschaltung 50 verschiebt. Daher wird die Synchronisierung des Pseudozufallsgenerators 48 nur dann hergestellt, wenn die Anzahl der Fehlerkorrekturimpulse den Schwellenwert möglichst bis zum Minimum unterschreitet.
Bei der beschriebenen Ausführungsform sind die auszuwählenden Ausgangsstufen des Pseudozufallsgenerators 23 und 48 für die Auswahl so lange geöffnet, wie sie eine Zufallsbedingung einer Datenfolge erfüllen, die für den entsprechenden Generator erforderlich ist.
Während die vorliegende Erfindung unter Verwendung eines Konvolutionsfehlercodes mit R = 3/4 dargestellt und beschrieben wurde, ist die Erfindung leicht auf einen anderen Konvolutionsfehlercode, im allgemeinen R = n/m, sowie auf Blockcodes anwendbar.
Die vorliegende Erfindung stellt ein Fehlerkorrekturcode-Datenübertragungssystem bereit, mit dem der Verwürfler eines Senders und der Entwürfler eines Empfängers synchronisiert werden können, ohne daß ein besonderes Synchronisierungssignal übertragen wird, und verhindert darüber hinaus, daß ein Eingangsdatensignal dem Generator 23 oder 48 zugeführt wird, wodurch verhindert wird, daß ein im Übertragungspfad entstehender Datenfehler am Empfänger verstärkt wird.
Durch die vorstehend erwähnten vorteilhaften Merkmale wird ein digitales Übertragungssystem, das Fehlerkorrekturcodes verwendet, dadurch vereinfacht, daß keine zusätzlichen Steuer- oder Synchronisierungssignale übertragen werden müssen.

Claims

1. Apparatives Übertragungssystem mit Fehlerkorrekturcode, mit einem ersten Verwürfler (21) zum Verwürfeln eines Datensignals in ein verwürfeltes Datensignal, einem Codierer (2, 33) zur Fehlerkorrekturcodierung des verwürfelten Datensignals in ein Fehlerkorrekturcodesignal, einem Decodierer (4a, 43) zur Fehlerkorrekturdecodierung eines Reproduktionssignals des Fehlerkorrekturcodesignals in ein fehlerkorrigiertes Signal, und mit einem ersten Entwürfler (25) zum Entwürfeln des fehlerkorrigierten Signals in ein entwürfeltes Datensignal, dadurch gekennzeichnet, daß

a) das System einen zweiten Verwürfler (23, 22) zum Verwürfeln des Fehlerkorrekturcodesignals in ein verwürfeltes Fehlerkorrekturcodesignal und einen zweiten Entwürfler (24, 26) zum Entwürfeln eines Empfangssignals aufweist, das einen Hinweis auf das verwürfelte Fehlerkorrekturcodesignal gibt, um das Reproduktionssignal des Fehlerkorrekturcodesignals zu erzeugen,

b) der zweite Verwürfler einen ersten Pseudozufallsignalgenerator (23) zum Erzeugen eines ersten Zufallsignals in einem Wiederholmuster mit vorgegebener Periode und einen Logikschaltkreis (22) zum Modulo-2-Addieren des ersten Zufallsignals und des Fehlerkorrekturcodesignals aufweist, um das verwürfelte Fehlerkorrekturcodesignal zu erzeugen,

c) der zweite Entwürfler einen zweiten Pseudozufallssignalgenerator (26, 48) zum Erzeugen eines ersten Zufallsignals mit dem gleichen Wiederholmuster und Periode wie beim Pseudozufallsignalgenerator (23) und einen Logikschaltkreis (24) zur Modulo-2-Addition des Empfangssignals und des ersten Zufallssignals des zweiten Pseudozufallsignalgenerators aufweist, um das Reproduktionssignal des Fehlerkorrekturcodesignals dem Eingang des Decoders (4a, 43) zuzuführen, wobei die Synchronisation des zweiten Pseudozufallsignalgenerators auf der Basis eines Codefehlers im Decoder (4a) derart eingestellt wird, daß der Codefehler reduziert wird;

d) der erste Verwürfler einen Logikschaltkreis (21) zur Modulo-2-Addition des Datensignals und eines zweiten Zufallsignals mit dem gleichen Wiederholmuster und Periode wie beim ersten Zufallsignal des ersten Pseudozufallsignalgenerators aufweist, um das verwürfelte Datensignal zu erzeugen, und

e) der erste Entwürfler einen Logikschaltkreis (25) zur Modulo-2-Addition des Fehlerkorrektursignals und eines zweiten Pseudozufallsignals mit dem gleichen Wiederholmuster und Periode wie beim ersten Zufallsignal des zweiten Zufallsignalgenerators aufweist, um das entwürfelte Datensignal zu erzeugen.

2. Apparatives Kommunikationssystem mit Fehlerkorrekturcode nach Anspruch 1 mit einem Sender und einem Empfänger: wobei der Sender einen Verwürfler (1a) aufweist, der auf ein Datensignal (100) anspricht, um das Datensignal zu verwürfeln, und der Codierer (33) mit dem Verwürfler (1a) zur Fehlerkorrekturcodierung verbunden ist; wobei der Empfänger den Decodierer (43) zur Fehlerkorrekturdecodierung und einen Entwürfler (5a) aufweist, der mit dem Decodierer (43) zum Entwürfeln verbunden ist, um ein Reproduktionssignal des Datensignals (100) zu erzeugen;

wobei der Sender den ersten Pseudozufallsignalgenerator (23) zum Erzeugen eines ersten Zufallsignalsatzes und eines zweiten Zufallsignalsatzes, die jeweils ein Wiederholmuster und eine vorgegebene Periode aufweisen, einen Serien-Parallel-Wandler (31), der auf das Datensignal zum Erzeugen eines Satzes von n parallelen Bitfolgen anspricht, einen Vorstufen-Verwürfler (32a, 32b, 32c), der auf den zweiten Zufallsignalsatz anspricht, um den Satz von n parallelen Bitfolgen in einen Satz von n parallelen verwürfelten Bitfolgen zu verwürfeln, den Codierer (33), der auf den Satz von n parallelen verwürfelten Bitfolgen anspricht, um diesen in einen Satz von m parallelen Bitfolgen des Fehlerkorrekturcodes mit Fehlerkorrektur zu codieren, einen Nachstufenverwürfler (34a, 34b, 34c, 34d), der auf den ersten Zufallsignalsatz anspricht, um den Satz von m parallelen Bitfolgen des Fehlerkorrekturcodes in einen Satz von m parallelen verwürfelten Bitfolgen des Fehlerkorrekturcodes zu verwürfeln, und einen Parallel-Serien-Wandler (35) aufweist, um den Satz von m parallelen verwürfelten Bitfolgen des Fehlerkorrekturcodes in ein serielles Signal umzuwandeln,

wobei der Empfänger einen Serien-Parallel-Wandler (41) zum Umwandeln des seriellen Signals in einen Satz von m parallelen Bitfolgen, den zweiten Pseudozufallsignalgenerator (48) zum Erzeugen eines ersten Zufallsignalsatzes und eines zweiten Zufallsignalsatzes, die jeweils das gleiche Wiederholmuster und Periode haben wie der erste Pseudozufallsignalgenerator, einen Vorstufenentwürfler (42a, 42b, 42c, 42d), der auf den ersten Zufallsignalsatz des zweiten Pseudozufallsignalgenerators (48) anspricht, um den Satz von m parallelen Bitfolgen in einen Satz von m parallelen entwürfelten Bitfolgen des Fehlerkorrekturcodes zu entwürfeln, den Decoder (43) zum Fehlerkorrekturdecodieren des Satzes von m parallelen entwürfelten Bitfolgen des Fehlerkorrekturcodes in einen Satz von n parallelen Bitfolgen, einen Nachstufenentwürfler (44a, 44b, 44c), der auf den zweiten Zufallsignalsatz des zweiten Pseudozufallsignalgenerators anspricht, um den Satz von n parallelen Bitfolgen vom Decoder in einen Satz von n parallelen entwürfelten Bitfolgen zu entwürfeln, und einen Parallel-Serien-Wandler (45) aufweist, der auf den Satz von n parallelen entwürfelten Bitfolgen anspricht, um ein Ausgangssignal zu erzeugen, das eine Reproduktion des Datensignals ist, wobei der Empfänger ferner eine Überwachungseinrichtung (49) zum Überwachen eines Codefehlers im Decoder (43) und eine Einrichtung (50) zum Synchronisieren des zweiten Pseudozufallsignalgenerators in Abhängigkeit von einem Ausgangssignal der Überwachungseinrichtung (49) aufweist, um den Codefehler zu reduzieren.