DE3604277C2 - Vorrichtung zum Einstellen der Phasenlage von Datensignalen - Google Patents

Description

Die Erfindung betrifft eine Vorrichtung zum Einstellen der Phasenlage von an einer Auswerteschaltung eintreffenden Digi­ talsignalen, mit Verzögerungsleitungseinrichtungen, mit deren Hilfe ein Digitalsignal um unterschiedliche Verzögerungszei­ ten verzögerbar ist.

Eine derartige Vorrichtung ist aus der US-PS 44 15 984 be­ kannt. Bei dieser bekannten Vorrichtung erfolgt das Synchro­ nisieren der digitalen Datensignale in Abhängigkeit von spe­ ziellen Rahmensignalen, bei deren Auftreten die empfangenen und mit Hilfe von Verzögerungsleitungen um unterschiedliche Verzögerungszeiten verzögerten Digitalsignale hinsichtlich ihrer Synchronisation mit einem Taktsignal überprüft werden.

Diese Art der Datensynchronisierung macht einerseits die Übertragung spezieller Rahmensignale zusammen mit den eigent­ lichen Datensignalen erforderlich und ermöglicht andererseits keine kontinuierliche Synchronisierung, da eine Änderung der einmal ausgewählten Verzögerungszeit erst bei Eintreffen des nächsten Rahmensignals möglich ist.

Im Hinblick auf die Tatsache, daß Datenverarbeitungs­ systeme schneller und komplexer geworden sind, hat es sich allgemein als zunehmend schwierigeres Problem erwiesen, die verschiedenen Daten- und Taktsignale, die inner­ halb des Systems verwendet werden, zu synchronisieren. Da die Daten- und Taktfrequenzen zunehmend erhöht werden, haben sich selbst die Verzögerungen, die sich bei kurzen Leitungslängen ergeben, wegen der dadurch hervorgerufenen Phasenverschiebung als wichtig er­ wiesen, die auf die endliche Ausbreitungsgeschwindig­ keit der Impulssignale längs der Leiterdrähte bzw. -bahnen zurückzuführen ist. Bis zum heutigen Tage haben sich die meisten Bemühungen im Zusammenhang mit den vor stehend angesprochenen Problemen darauf konzentriert, die Leiterlängen so kurz wie möglich zu halten. Ferner hat es sich in gewissen schnellen Datenverarbeitungssystemen als erforderlich erwiesen, die Länge der Verbindungsdrähte oder Leiterbahnen empirisch sorgfältig abzustimmen., um sicherzustellen, daß die Daten- und die Taktsignale in der richtigen gegenseitigen Phasenlage an einer Auswerteschaltung eintreffen, um Fehler bei der Datenerkennung auszu­ schließen. Die Synchronisationsprobleme verviel­ fachen sich bei Multiprozessorsystemen, da es außer­ ordentlich schwierig wird, die Laufzeiten zwischen allen Kombinationen von Untersystemen anzugleichen, obwohl verschiedene dieser Untersysteme als Bereiche mit einem im wesentlichen synchronen Betrieb ange­ sehen werden können. Während es möglich ist, ein Taktsignal mit exakt gesteuerter Frequenz in dem gesamten System zu verteilen, ist es andererseits schwierig, die relative Phasenlage der Signale von einem Bereich zum anderen zu beherrschen. Eine weitere Quelle von Synchronisationsproblemen besteht darin, daß die Kaufzeiten durch die verschiedenen Ein/Ausgabe-Pufferschaltungen, welche normalerweise jeder Datenleitung mit einer gewissen Länge zuge­ ordnet sind, sich in Abhängigkeit von Temperatur­ schwankungen andern.

Während das Bedürfnis für eine Phasenanpassung, insbesondere aufgrund hoher Datenübertragungsge­ schwindigkeiten sowie aufgrund der im Vergleich dazu beträchtlichen Phasenverschiebungen, die durch unterschiedliche Längen der Signalwege hervorgerufen werden, entsteht, versteht es sich andererseits, daß Änderungen in den Laufzeiten typischerweise nur relativ langsam eintreten. Derartige Änderungen werden beispielsweise durch Aufheizen der Transistor­ übergänge in digitalen, logischen Gattern hervorge­ rufen, die der Erzeugung und dem Empfang von Daten­ signalen dienen. Während die anfänglich erforderliche Anpassung möglicherweise nicht bekannt ist und außer­ dem die Ursachen für die Änderungen der Phasenver­ schiebung unbekannt und nicht vorhersagbar sein können, ist es also nicht erforderlich, den Abgleich mit einer relativ hohen Geschwindigkeit durchzuführen, da die Änderungen relativ langsam verlaufen, wenn das System erst einmal in Betrieb genommen ist und arbeitet.

Ausgehend vom Stande der Technik und der vorstehend aufgezeigten Problematik liegt der Erfindung die Aufgabe zugrunde, eine Vorrichtung für den automa­ tischen Phasenabgleich von Datensignalen anzugeben, die einer Auswerteschaltung zugeführt werden, um unkontrollierbare Phasenverschiebungen zu kompen­ sieren, die außerhalb der Auswerteschaltung eintreten. Dabei wird eine automatische Arbeitsweise der Vor­ richtung angestrebt. Ferner soll die Vorrichtung einen sehr schnellen Betrieb erleichtern. Außerdem soll das Zusammenwirken mehrerer, in sich synchron arbeitender Bereiche in einem digitalen Datenver­ arbeitungssystem verbessert werden. Gleichzeitig wird angestrebt, daß die dafür vorgesehene Vorrich­ tung sehr zuverlässig arbeitet und gleichzeitig relativ einfach und billig aufgebaut ist.

Die gestellte Aufgabe wird bei einer gattungsgemäßen Vorrichtung gemäß der Erfindung durch die Merkmale des Kennzeichenteils des Anspruchs 1.

Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von Unteransprüchen.

Gemäß einer bevorzugten Ausführungsform arbeitet eine Vorrichtung gemäß der Erfindung mit einer einstell­ baren Verzögerungsleitung, welche einem Datensignal eine Verzögerung wählbarer Dauer erteilt. Das ver­ zögerte Datensignal wird mit einem intern erzeugten Standard verglichen, und zwar für mehrere unter­ schiedliche Verzögerungszeiten, und bei diesen Ver­ gleichen werden Diskrepanzen festgestellt. Die Aus­ wahl derjenigen speziellen Verzögerung, die für das Datensignal vorzusehen ist, welches schließlich der Auswerteschaltung zugeführt wird, wird dann erfindungs­ gemäß in Abhängigkeit von den ermittelten Diskrepanzen getroffen.

Weitere Einzelheiten und Vorteile der Erfindung werden nachstehend anhand von Zeichnungen noch näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer automatisch arbeitenden Phasenabgleichvorrichtung gemäß der Erfindung;

Fig. 2 detailliertere Diagramme bzw. bis 7 Schaltbilder einzelner Schaltkreise der Vorrichtung gemäß Fig. 1;

Fig. 8 ein Zeitdiagramm verschiedener Takt­ signale für die Vorrichtung gemäß Fig. 1 bis 5;

Fig. 9 eine Tabelle zur Erläuterung der verschiedenen in den Schaltbildern gemäß Fig. 1 bis 5 verwendeten Symbole für logische Schaltungen.

Im einzelnen zeigt Fig. 1 eine Leitung 11, auf der Daten von einer externen Datenquelle eintreffen, wo­ bei diese Daten nach einer Korrektur ihrer Phasen­ lage über eine Leitung 13 einer Auswerteschaltung 15 zugeführt werden.

Zur Verzögerung der eintreffenden Daten in einem vor­ gegebenen Bereich von Verzögerungszeiten sind bei der dargestellten Schaltung mehrere Verzögerungsleitungen, und zwar beim Ausführungsbeispiel 5 Verzögerungslei­ tungen 21 bis 25 vorgesehen. Eine Wählschaltung 27, welche durch ein automatisches Justiersystem gesteuert wird, auf welches weiter unten noch näher eingegangen wird, dient dazu, die Datensignale, nachdem sie einer ausgewählten Verzögerung unterworfen wurden, auf die Leitung 13 zu geben.

Beim Ausführungsbeispiel sind die Verzögerungsleitungen 21 bis 25 getaktete, digitale Verzögerungsleitungen, deren Verzögerung mit Hilfe von vier Taktsignalen CL 1 bis CL 4 hoher Impulsfolgefrequenz gesteuert wird. Vorzugsweise haben die Taktsignale CL 1 bis CL 4 eine Frequenz, welche im wesentlichen dem Nenn- bzw. Sollwert der Breite der eintreffenden Datenimpulse entspricht, so daß vernünftigerweise erwartet werden kann, daß die Impulsflanken periodisch in dem Bereich von Verzöge­ rungen auftreten, welche durch die verschiedenen Ver­ zögerungsleitungen ermöglicht werden. Die relative Phasenlage der Taktsignale CL 1 bis CL 6 ist in Fig. 8 gezeigt. Bezüglich der Verzögerungsleitungen in Fig. 1 und gemäß der detaillierteren Darstellung gemäß Fig. 3 erkennt man, daß eines der Taktsignale, das Signal CL 1, bei der Erzeugung zunehmender Verzögerungen zweimal verwendet wird.

Zusätzlich zu den symmetrischen Taktsignalen CL 1 bis CL 4 wird erfindungsgemäß mit zwei Taktsignalen CL 5 und CL 6 mit niedrigerer Frequenz gearbeitet. Die letzt­ genannten Taktsignale bestehen aus Impuls folgen mit Einzelimpulsen, deren zeitliches Auftreten dem zeit­ lichen Auftreten von Einzelimpulsen der Taktsignale CL 1 bzw. CL 3 entspricht, wobei die Impulse der Im­ pulsfolgen CL 5 und CL 6 jedoch mit einer Impulsfolge­ frequenz auftreten, welche ein Bruchteil der Impuls­ folgefrequenz der Taktsignale mit der hohen Impuls­ folgefrequenz ist.

Wie nachstehend noch näher erläutert wird, bestimmt die Arbeitsweise der nachstehend beschriebenen Steuer­ schaltung, ob die Impulsflanken der Daten in dem Zeit­ intervall zwischen den Verzögerungszeiten auftreten, die durch ein benachbartes Paar von Verzögerungslei­ tungen erzeugt werden, wobei insgesamt vier derartige Intervalle vorhanden sind. Bezüglich der Verzögerung ergeben sich somit vier Wählmöglichkeiten. Die größte Verzögerung wird im wesentlichen nur verwendet, um einen Endpunkt für das definierte Intervall zu erhal­ ten, welches der längsten der Verzögerungsleitungen entspricht, deren Auswahl noch in Betracht gezogen wird.

Zu aufeinanderfolgenden Zeitpunkten, die durch die Impulsfolgefrequenz der Taktsignale CL 5 und CL 6 be­ stimmt werden, wird der Zustand des Ausgangssignals jeder der Verzögerungsleitungen 21 bis 25 in eine zu­ geordnete Speicherschaltung 31 bis 35 eingespeichert. Für jedes Paar benachbarter bzw. aufeinanderfolgender Verzögerungsleitungen ist ein EXCLUSIVE OR-(XOR-)Gatter 36 bis 39 vorgesehen, welchem die Ausgangssignale der den Verzögerungsleitungen 21 bis 25 zugeordneten Spei­ cherschaltungen zugeführt werden und die der Erzeugung von Ausgangssignalen ST 1b bis ST 4b dienen (vgl. Fig. 4). Wie der Fachmann sieht, wird jeweils eines dieser Gatter­ ausgangssignale erhalten, wenn in dem Zeitintervall zwi­ schen den aufeinanderfolgenden Verzögerungen, die durch die zwei dem betreffenden Gatter zugeordneten Verzöge­ rungsleitungen erzeugt werden, ein Datenübergang bzw. eine Impulsflanke auftritt. Mit anderen Worten wird also dann eines der Signale ST 1b bis ST 4b erzeugt, wenn ein Pegelunterschied zwischen den gespeicherten Ausgangssignalen der betreffenden Verzögerungsleitungen festgestellt wird, welcher durch das Auftreten einer Impulsflanke in dem Intervall verursacht wird, welches durch die beiden verschiedenen Verzögerungszeiten de­ finiert wird. Wenn man ferner annimmt, daß die Folge­ frequenz der Datensignale der Taktfrequenz der Takt­ signale CL 1 bis CL 4 entspricht, dann kann in jedem Arbeitszyklus nicht mehr als ein Gatterausgangssignal auftreten.

Wie der Fachmann weiß, kann die Definition für das Vor­ liegen eines digitalen Signals entweder so getroffen werden, daß das Signal den Pegel NULL (niedrig) hat oder den Zustand EINS (hoch), und zwar in Abhängigkeit von dem jeweils verwendeten Logikschema. Mit anderen Worten ist es also für das Vorliegen eines Signals er­ forderlich, daß die eine oder andere der beiden binären Bedingungen erfüllt ist. Bei den in Fig. 1 bis 5 ver­ wendeten Signalbezeichnungen wird davon ausgegangen, daß die Signale mit dem Kennbuchstaben "b" vorliegen, wenn der Signalpegel "niedrig" ist, während die anderen Signale dann vorliegen, wenn ihr Pegel "hoch" ist.

Während die Pegeländerungen der eintreffenden Daten­ signale und das Takten der Verzögerungsleitungen mit einer sehr hohen Frequenz erfolgen, wird das Abtasten der Ausgangssignale der Verzögerungsleitungen durch die Speicherschaltungen und das Betätigen der übrigen Elemente der Steuerschaltung mit einer niedrigeren Taktfrequenz durchgeführt, um sicherzustellen, daß die verschiedenen, der Signalabtastung dienenden Speicher­ schaltungen einen stabilen Zustand erreichen, ehe eine Entscheidung getroffen wird. Dabei versteht der Fach­ mann, daß die Tatsache, daß die Verzögerungsleitungen für eine zunehmend stärkere Verzögerung sorgen, eine sehr hohe Wahrscheinlichkeit dafür bedeutet, daß eines der phasenverschobenen Datensignale an einer der Speicher­ schaltungen genau in dem Moment eintrifft, in dem diese getaktet wird. Folglich besteht eine gewisse Gefahr, daß die betreffende Speicherschaltung in einen meta­ stabilen Zustand überführt wird, so daß eine beträcht­ lich verlängerte Zeit benötigt wird, ehe die Speicher­ schaltung in einen stabilen Zustand gelangt.

Die Ausgangssignale der XOR-Gatter 36 bis 39 werden einem Baugruppen-Untersystem zugeführt, welches der Einfachheit halber als Vierfach-Flop bezeichnet wird. Diese Schaltung ist insgesamt mit dem Bezugszeichen 41 bezeichnet und umfaßt vier NAND-Gatter, die so mit­ einander verbunden sind, daß sie vier Signale erzeugen, von denen zu jedem gegebenen Zeitpunkt nicht mehr als eines die Bedingung für die Aussage "Signal vorhanden" erfüllt.

Wie nachstehend noch näher erläutert wird, ist das eine "vorhandene" Ausgangssignal des Vierfach-Flops 41 ein Kriterium dafür, welche der vier verzögerten Datensignal­ folgen für die weitere Verarbeitung bzw. Auswertung aus­ zuwählen ist. Damit ein stabiler Betrieb erreicht wird, bei dem eine gute, langfristige (im relativen Sinne) Auswahl für eine kompensierende Verzögerung getroffen wird, umfaßt die Schaltung gemäß Fig. 1 einen Schalt­ kreis 43 zum Vergleichen jeder neuen möglichen Auswahl­ möglichkeit (hinsichtlich der Verzögerungszeit) mit einer zuvor ausgewählten Möglichkeit bzw. einer als "Kandidat" für die Auswahl vorgesehenen Möglichkeit. Das System umfaßt ferner einen Zähler 45 zur Steuerung des Abspeicherns neuer möglicher Verzögerungszeit- Kandidaten und zum Ändern der tatsächlich getroffenen Wahl, jedoch erst dann, wenn eine derartige Änderung, d. h. der Übergang zu einer anderen Verzögerung auf­ grund mehrerer ermittelter Ereignisse sinnvoll er­ scheint. Die endgültige Auswahl einer Verzögerung er­ folgt also in Abhängigkeit von einer "Integration" bzw. Mittelwertbildung.

Der Vergleichsschaltkreis 43 ist in Fig. 6 als detail­ liertes Schaltbild dargestellt,und man erkennt, daß dieses Untersystem vier ähnliche Gatteranordnungen umfaßt, von denen jede in ihrem unteren Teil einen Ringspeicher umfaßt, der geeignet ist, einen ihm an seiner entsprechenden Eingangsleitung während aufeinan­ derfolgender Arbeitszyklen zugeführten Wert bzw. Pegel zu halten, sowie - in der oberen Serie von Gattern - Einrichtungen zum Anlegen neuer Werte an das Speicher­ element. Die Übertragung bzw. das Laden einer möglichen neuen Wahl (für die Verzögerungszeit) von dem Vierfach- Flop zu den Speicherschaltungen der Vergleichsschaltung 43 wird durch ein Signal LD (Laden) und durch dessen Komplement LDb gesteuert, wobei diese beiden Signale, wie nachstehend noch beschrieben wird, von dem Zähler 45 erzeugt werden. Für jede der vier Eingabe- und Speicherkomponenten ist außerdem ein entsprechendes XOR-Gattersystem vorgesehen, welches den neuen Wert mit dem alten Wert vergleicht. Die betreffenden XOR-Gatter sind mit den Bezugszeichen 51 bis 54 bezeichnet. In gewissem Sinne können die Ausgangssignale der XOR- Gatter 51 bis 54 kollektiv als ein Regelschleifen- Fehlersignal bezeichnet werden, welches zum automa­ tischen Einstellen des ausgewählten Wertes der Ver­ zögerung verwendet wird, wie dies nachstehend be­ schrieben wird.

Die Signale, die in den ersten beiden Abschnitten der Vergleichsschaltung erzeugt werden, werden in einem Feld 55 von Gattern logisch verknüpft, um die Signale UP, DOWN und HOLD (aufwärts, abwärts und halten) zu erzeugen, die dem Zähler 45 zugeführt werden, der eine Integration bzw. Mittelwertbildung durchführt, wie dies oben beschrieben wurde. Allgemein läßt sich feststellen, daß das UP-Signal erzeugt wird, wenn die neue, mögliche Wahlmöglichkeit mit dem gehaltenen bzw. geltenden (Verzögerungs-)Wert übereinstimmt. Das DOWN- Signal wird erzeugt, wenn die neue, mögliche Wahlmöglich­ keit nicht mit dem geltenden Wert übereinstimmt; und das HOLD-Signal wird erzeugt, wenn innerhalb des lau­ fenden Arbeitszyklus keine Signalflanke erfaßt wurde.

Die Integrationsschaltung bzw. der Zähler 45 ist vor­ zugsweise in Form eines Schieberegisters ausgebildet, wie es in Fig. 7 detailliert gezeigt ist. Diese Schaltung ist so ausgebildet, daß im Endergebnis ein einziges Bit in einer linearen Anordnung von vier ähn­ lichen Stufen nach oben oder unten verschoben wird. Im allgemeinen wird das vorhandene Bit aufwärts ver­ schoben, d. h. nach rechts, wenn das UP-Signal vorliegt, und nach links bzw. abwärts, wenn das DOWN-Signal vor­ liegt. Dabei ist jedoch anzumerken, daß die Gatter, welche das UP-Signal und das DOWN-Signal erzeugen (Fig. 6) auch das HOLD-Signal berücksichtigen, so daß während ein es Zyklus in dem das HOLD-Signal vorliegt, ein Bit weder nach oben noch nach unten verschoben wird. Wie aus Fig. 6 deutlich wird, wird das HOLD- Signal gemäß einer NOR-Verknüpfung in Abhängigkeit von den vier Signalen erzeugt, die das Vierfach-Flop liefert und die charakteristisch für eine neue Wahl­ möglichkeit sind. Für den Fachmann ist es jedoch klar, daß ein Datenstrom mit einer Folge von Nullen oder Einsen nicht zu Übergängen bzw. Impulsflanken führt, welche mit der erfindungsgemäßen Schaltung geprüft werden können, um die Entscheidung zu unterstützen, welche Verzögerung zu einer guten Kompensation führen wurde. Folglich werden bei der praktischen Realisierung der vorliegenden Erfindung diejenigen Arbeitszyklen, in denen keine Impulsflanken auftreten, bei dem Inte­ grationsprozeß, in dessen Verlauf die logische Ent­ scheidung getroffen wird, nicht mitgezählt.

Aus der vorstehenden Beschreibung wird deutlich, daß im allgemeinen die Bewegung des Bits nach rechts im Schieberegister anzeigt, daß hinsichtlich der nach­ einander ermittelten Wahlmöglichkeiten, die der Ver­ gleichsschaltung angeboten werden, eine Übereinstim­ mung bzw. eine Stabilität vorliegt, während das Verschieben des Bits nach links die Reaktion auf ei­ nen-Unterschied zwischen der Auswahlmöglichkeit und der als Kandidat (gespeicherten) Wahlmöglichkeit dar­ stellt. Wenn das Bit vollständig nach rechts ver­ schoben ist, dann wird der "Kandidat" als tatsächlich getroffene Auswahl akzeptiert, und das entsprechende Signal wird über die Auswähl-Speicherschaltung 57 an die Wählschaltung gegeben. Wenn andererseits das Bit in die äußerste linke Position verschoben ist, dann wird die neueste Auswahlmöglichkeit (dargestellt durch das Ausgangssignal des Vierfach-Flops 41) in die Spei­ cher der Vergleichsschaltung übertragen und wird zum neuen "Kandidaten" für die Auswahl der Verzögerungszeit.

Wie oben beschrieben, bestimmt die Arbeitsweise der hier beschriebenen Steuerung, ob ein Datenübergang oder ei­ ne Diskrepanz in dem Intervall auftritt, welches durch die Verzögerungszeiten definiert ist, welche durch je zwei benachbarte Verzögerungsleitungen bewirkt werden, wobei insgesamt vier derartige Intervalle vorhanden sind. Dementsprechend gibt es auch vier Wahlmöglich­ keiten für die Verzögerungszeit. Da die Periode der Taktsignale CL 1 bis CL 4 der erwarteten Breite bzw. Periode der Datenimpulse entspricht, wird deutlich, daß die vier Wahlmöglichkeiten in gewissem Sinne ein ringförmiges Feld bilden, welches im Endeffekt auf sich selbst zurückgefaltet ist. Wenn man diese Ana­ logie zugrunde legt, wird ferner deutlich, daß die günstigste Wahlmöglichkeit in der Auswahl derjenigen Verzögerungsleitung besteht, welche innerhalb dieses kreisrunden Feldes demjenigen Verzögerungsintervall gegenüberliegt, in dem die meisten Übergänge bzw. Dis­ krepanzen auftreten. Mit anderen Worten ist also die am meisten erwünschte Verzögerungszeit diejenige, wel­ che zeitlich für ein Abrücken von den Übergängen bzw. Impulsflanken sorgt und die Auswertung auf einen Zeit­ punkt legt, in dem das Datensignal eindeutig den einen oder anderen seiner beiden stabilen binären Zustände einnimmt. Bei der zum Definieren der Schaltung ver­ wendeten Signalnomenklatur wird diese Drehung bzw. die Wahl des gegenüberliegenden Sektors aus der Betrach­ tung des Vierfach-Flops gemäß Fig. 4 deutlich, wo man beispielsweise erkennt, daß das Zeitintervall T3-T2 zum Erzeugen eines entsprechenden Ausgangssignals (einer entsprechenden Wahlmöglichkeit) ST 2b führt, während für das Intervall T1-T2 ein Signal ST 4b erzeugt wird.

Im Hinblick auf die derzeit mögliche hohe Dichte von Halbleiterfunktionen bei VLSI-Schaltungen ist es mög­ lich, die vorstehend beschriebene Schaltung in einem sehr kleinen Bereich der verfügbaren Chip-Fläche zu implementieren, so daß es möglich ist, ein automati­ sches Phasenkorrektursystem gemäß der Erfindung an jeder Eingangsleitung zu realisieren, auf welcher Daten von externen Datenquellen eintreffen, wobei eine aus­ reichende Chip-Fläche für die Hauptfunktionen übrig bleibt, nämlich für die eigentlichen Arbeitsfunktionen der Auswerteschaltung.

Wie oben bereits erwähnt, muß das Abtasten, die Ana­ lyse und die Laufzeitjustierung bei einem erfindungs­ gemäßen System nicht mit einer hohen Geschwindigkeit erfolgen. Vielmehr muß lediglich das Takten der Ver­ zögerungsleitungen und das erste Abspeichern mit Hoch­ geschwindigkeitsschaltkreisen erfolgen. Sobald dann aber eine erste Auswahl getroffen ist, sollte die Not­ wendigkeit, die getroffene Auswahl zu ändern, relativ selten und nur allmählich eintreten. Während bei dem vorstehend betrachteten Ausführungsbeispiel die ein­ zelnen Schaltkreise aus diskreten Logikbausteinen und dergleichen aufgebaut sind, versteht es sich, daß die entsprechenden logischen Funktionen auch mit Hilfe eines entsprechend programmierten Mikroprozessors oder -Computers realisiert werden können. In einem solchen Fall können Teile der Auswerteschaltung im Time-sharing- Betrieb zusätzlich zur Erfüllung der Hauptfunktionen der Auswerteschaltung für die Phasenjustierung einge­ setzt werden.

Bei dem vorstehend beschriebenen Ausführungsbeispiel werden ferner sämtliche Impulsflanken der Signale auf der Eingangsleitung ausgewertet. Es versteht sich je­ doch, daß es einige Anwendungen gibt, bei denen es er­ wünscht ist, eine vorgegebene Datenfolge auf die Ein­ gangsleitung zu geben und die gestaffelt verzögerten Varianten des Eingangssignals mit einem Bezugssignal bzw. einem Standard zu vergleichen, der ebenfalls ein vorgebebenes Datenmuster aufweist, statt den Vergleich einfach mit einem Taktsignal durchzuführen, wie dies beim Ausführungsbeispiel der Fall ist.

Aus der vorstehenden Beschreibung wird deutlich, daß die der Erfindung zugrunde liegende Aufgabe gelöst wird und daß zusätzliche weitere Vorteile erreicht werden. Weiterhin wird deutlich, daß dem Fachmann, ausgehend von dem speziell beschriebenen Ausführungs­ beispiel, zahlreiche Möglichkeiten für Änderungen und/ oder Ergänzungen zu Gebote stehen, ohne daß er dabei den Grundgedanken der Erfindung verlassen müßte.

Claims (6)

1. Vorrichtung zum Einstellen der Phasenlage von an einer Auswerteschaltung eintreffenden Digitalsignalen, mit Verzögerungsleitungseinrichtungen, mit deren Hilfe ein Digitalsignal um unterschiedliche Verzögerungszeiten verzögerbar ist, dadurch gekennzeichnet, daß Vergleichseinrichtungen zum Vergleichen des um unterschiedliche Verzögerungszeiten verzögerten, das Datensignal selbst darstellenden Digi­ talsignals mit einem intern erzeugten Referenzsignal vorgesehen sind, daß die Auswerteeinrichtungen zum Er­ fassen der Unterschiede der Vergleichsergebnisse für das unterschiedlich verzögerte Digitalsignal mit dem intern erzeugten Referenzsignal vorgesehen sind, derart, daß mit Hilfe der Auswerteeinrichtungen ein Fehlersignal er­ zeugbar ist, daß Steuereinrichtungen vorgesehen sind, die mit den Verzögerungsleitungseinrichtungen verbunden sind und mit deren Hilfe in Abhängigkeit von dem Fehler­ signal ein Wählsignal erzeugbar ist, daß die Auswerte­ einrichtungen Mittelwertbildungseinrichtungen umfassen, mit deren Hilfe über mehrere Pegeländerungen des Digi­ talsignals hinweg als Wählsignal ein Mittelwert des Feh­ lersignals erzeugbar ist, der das jeweils am häufigsten auftretende Fehlersignal repräsentiert, d. h. die jeweils günstigste Verzögerungszeit, und daß die Wähleinrichtun­ gen derart ausgebildet sind, daß mit ihrer Hilfe in Ab­ hängigkeit von diesem Wählsignal dasjenige verzögerte Datensignal an die Auswerteschaltung anlegbar ist, wel­ ches um eine Verzögerungszeit verzögert wurde, die so gewählt ist, daß die Unterschied zwischen diesem verzö­ gerten Datensignal und dem Referenzsignal auf ein Mini­ mum reduziert sind.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsleitungseinrichtungen mehrere Verzöge­ rungsleitungen umfassen, die ein Datensignal zunehmend um eine jeweils größere Verzögerungszeit verzögern.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß Speichereinrichtungen vorgesehen sind, um je­ weils den Augenblickswert jedes der verzögerten Daten­ signale in Abhängigkeit von einem intern erzeugten Takt­ signal zu übernehmen und zu speichern, daß Gatterein­ richtungen vorgesehen sind, welche jeweils auf die ge­ speicherten Werte ansprechen, um ein Signal zu erzeugen, ob zwischen den jeweiligen Verzögerungen, die durch die aufeinander folgenden benachbarten Verzögerungsleitungen erzeugt wurden, eine Änderung des Signalpegels eingetre­ ten ist, wobei die Ausgangssignale der Gattereinrich­ tungen gemeinsam eine mögliche Auswahl von Verzögerungen darstellen, und daß die Vergleichseinrichtungen derart ausgebildet sind, daß sie die während eines Zeitinter­ valls erzeugten Signale vergleichen und die Wähleinrich­ tungen auf ein verzögertes Datensignal einstellen, wel­ ches zeitlich gegenüber denjenigen verzögerten Datensig­ nalen versetzt ist, bei denen die meisten Signalpegelän­ derungen erfaßt wurden.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß logische Schalteinrichtungen vorgesehen sind, um die ge­ speicherten Datensignalwerte zu kombinieren, um ein Sig­ nal zu erhalten, welches das Ausmaß der Übereinstimmung darstellt, und daß eine Geräte-Zustandslogik vorgesehen ist, um die Wählsignale in Abhängigkeit vom Ausmaß des Übereinstimmungssignals zu erzeugen und zu variieren, und zwar in dem Sinne, daß die Tendenz besteht, dasjenige verzögerte Datensignal auszuwählen, welches am weitesten von den Ungleichheiten in benachbarten Datensignalen entfernt ist.

5. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß den Wähleinrichtungen entsprechende Gatterein­ richtungen zugeordnet sind, welche ein Signal erzeugen, das anzeigt, ob zwischen den betreffenden Verzögerungen, die durch aufeinanderfolgende benachbarte Verzögerungs­ leitungen herbeigeführt wurden, eine Signalpegeländerung eingetreten ist, wobei die Ausgangssignale der Gatter­ einrichtungen gemeinsam eine mögliche Auswahl von Ver­ zögerungen darstellen, daß Einrichtungen zum Vergleichen der Verzögerungssignale an den Ausgängen der Gatterein­ richtungen für ein vorgegebenes Zeitintervall und zum Einstellen der Wähleinrichtungen auf ein verzögertes Da­ tensignal vorgesehen sind, welches denjenigen verzöger­ ten Datensignalen "gegenüberliegt", welche die meisten Ungleichheiten zwischen einem benachbarten Paar von auf­ einanderfolgenden Verzögerungsleitungen mit ihren zuge­ ordneten Speicherschaltungen darstellen und daß Einrich­ tungen vorgesehen sind, um die mögliche Auswahl mit einem ausgewählten "Kandidaten" zu vergleichen, und um dann, wenn diese beiden Wahlmöglichkeiten für ein Zeit­ intervall übereinstimmen, die Wahl entsprechend dem "Kandidaten" zu treffen, und daß ferner Einrichtungen vorgesehen sind, die dann, wenn die Wahlmöglichkeiten während eines Zeitintervalls nicht übereinstimmen, als gewählten "Kandidaten" die mögliche Auswahl vorgeben.

6. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die verzögerten Digitalsignale die Datensignale selbst sind.