DE3853655T2 - Bit-serielle Integratorschaltung. - Google Patents

Description

HINTERGRUND DER ERFINDUNG
• In der Technik digitaler Schaltungsanordnungen ist es bekannt, Integrationen unter Verwendung eines Verzögerungselementes und einer Addierschaltung durchzuführen. Das zu integrierende Signal wird an einen Eingang (Addend) der Addierschaltung gelegt. Der Ausgang der Addierschaltung ist mit dem Eingang des Verzögerungselementes gekoppelt, dessen Ausgang mit dem zweiten Eingang (Augend) der Addierschaltung gekoppelt ist. Das integrierte Signal kann entweder vom Ausgang der Addierschaltung oder vom Ausgang des Verzögerungselementes genommen werden. Siehe z.B. den Artikel von H. Urkowitz, "Analysis and Synthesis of Delay Line Periodic Filters", IRE Trans. on Circuit Theory, Juni 1957, Seiten 41-53.
• Häufig ist es erwünscht, die vom Integrator gelieferten Werte sowohl zu skalieren als auch zu runden. Eine Rundung wird vorgenommen, um die Anzahl verarbeiteter Abtastwertbits zu reduzieren und dadurch die Dimension der Verarbeitungsschaltung zu vermindern oder die Verarbeitungszeit zu minimieren. Es wurde gefunden, daß unerwünschte Effekte auftreten können, wenn die Rundung in der Integratorschleife durchgeführt wird, das heißt zwischen dem Verzögerungselement und dem Addierer. Diese Effekte äußern sich als Ungenauigkeiten in den verarbeiteten Signalen, unerwünschte Exzeßsignalbildung für gewisse Signale und mögliche Schwingungen oder Grenzzyklen. Es ist eine Aufgabe der vorliegenden Erfindung, eine Schaltung für einen bitseriellen Integrator zu schaffen, die sowohl Skalierung als auch Rundung besorgt, die Integration mit voller Bitgenauigkeit durchführt und ein Minimum an Hardware erfordert.
ZUSAMMENFASSUNG DER ERFINDUNG
• Die vorliegende Erfindung nach Patentanspruch 1 ist auf eine bitserielle Integrationsschaltung gerichtet, die eine Signalkombiniereinrichtung enthält, welche in Reihe mit einem R- stufigen Schieberegister geschaltet ist. Der Ausgang des R- stufigen Schieberegisters ist über ein N-stufiges Schieberegister mit einein ersten Anschluß der Signalkombiniereinrichtung gekoppelt, und das zu integrierende Signal wird auf einen zweiten Eingangsanschluß der Kombiniereinrichtung gekoppelt. Eine getastete Taktguelle, die mindestens R+N Impulse pro Abtastperiode liefert, ist mit den Schieberegistern gekoppelt, um Abtastwertbits seriell durch diese Regiser zu schleusen. Am Ausgangsanschluß des R-stufigen Schieberegisters stehen gerundete, skalierte und integrierte R-Bit-Abtastwerte zur Verfügung.
KURZBESCHREIBUNG DER ZEICHNUNGEN
• Figur 1 ist ein Blockschaltbild einer die vorliegende Erfindung verkörpernden bitseriellen Integrierschaltung.
• Figur 2 ist ein zur Beschreibung der Erfindung nützliches Wellenformdiagramm.
• Figur 3 ist ein Blockschaltbild einer die Integrierschaltung nach Figur 1 enthaltenden Schaltungsanordnung zur Eliminierung der Gleichstromkomponente des bitseriellen Signals.
AUSFÜHRLICHE BESCHREIBUNG
• Die Erfindung wird im Milieu eines bitseriellen getasteten Taktsystems beschrieben. Die zu verarbeitenden Abtastproben sind bitserielle R-Bit-Abtastwerte in Zweierkomplement- Schreibweise. Gemäß der Figur 2 erscheinen die Proben synchron mit einer Rate, die durch den mit SC bezeichneten Abtasttakt definiert ist. Die Bits der Proben erscheinen synchron mit der Gruppe (Burst) von Taktimpulsen des mit CLOCK R bezeichneten Taktsignals, wobei das niedrigstwertige Bit (LSB) zeitlich zuerst und das höchstwertige oder Vorzeichenbit (MSB) zuletzt erscheint. Die Periode der Gruppe von Taktimpulsen des Signals CLOCK R ist kleiner als die Abtastperiode. Die Impulse des Taktsignals CLOCK R werden von einem Systemtakt abgeleitet, der mit CLOCK bezeichnet ist und eine kontinuierliche Wellenform darstellt.
• Gemäß der Figur 1 enthält die Integrierschaltung einen Addierer 12 mit einem ersten Eingangsanschluß 10, dem zu integrierende Abtastproben angelegt werden. Der Ausgang des Addierers 12 ist mit einem Vorzeichenerweiterungs-Schieberegister (SXSR) 14 gekoppelt, das ein serielles R-stufiges Schieberegister 16 und eine transparente Latcil-Schaltung (TL) 18 enthält. Die transparente Latch-Schaltung 18 wird durch ein zweipegeliges Steuersignal XND gesteuert und läßt Probenbits unverändert durch&sub1; wenn das Signal XND in einem ersten Zustand ist, und verriegelt das Bit, welches gleichzeitig mit einem vom ersten in einen zweiten Zustand gehenden Übergang des Signals XND erscheint, und hält dieses Bit fest und liefert es am Ausgang, solange das Signal XND im zweiten Zustand ist. Die Ausgangsgröße der transparenten Latch-Schaltung ist ein skalierter Ausgangswert des integrierten Signals. Der Ausgang des seriellen Registers 16 ist mit einem N-stufigen seriellen Schieberegister 22 gekoppelt, dessen Ausgang mit einem zweiten Eingang des Addierers 12 gekoppelt ist. Die Schieberegister 22 und 16 werden mit Gruppen von (R+N) Taktimpulsen pro Abtastperiode getaktet, und zwar durch ein Taktsignal CLOCK (R+N), dessen Beziehung zum Signal CLOCK (R) in Figur 2 gezeigt ist.
• Das Steuersignal XND (in Figur 2 dargestellt) erfährt einen Wechsel vom ersten in den zweiten Zustand während des R-ten Taktimpulses, so daß das R-te Probenbit vom Ausgang des Registers 16 verriegelt wird und somit für den Rest der Dauer der laufenden Abtastperiode wiederholt wird.
• Die Tastsignale werden z.B. durch einen den Systemtakt CLOCK entwickelnden Oszillator 23 und einen Taktgeber 24 erzeugt. Der auf den Systemtakt ansprechende Taktgeber 24 entwickelt die Signale CLOCK (R), CLQCK (R+N), XND und, falls benötigt, das Signal SC. Diese Signale werden im Taktgeber 24 durch herkömmliche Mittel entwickelt, deren Einzelheiten nicht Teil dieser Erfindung sind; die betreffende Schaltungsanordnung kann ohne weiteres von einem auf dem Gebiet der Signalverarbeitung bewanderten Fachmann entworfen werden, der die in Figur 2 dargestellten zeitlichen Beziehungen erfährt.
• Betrachtet sei eine Folge bitserieller R-Bit-Abtastproben in Zweierkomplement-Schreibweise, die dem Eingangsanschluß 10 angelegt werden, wobei das R-te oder Vorzeichenbit einer jeden Probe so lange wiederholt wird, wie die betreffende Abtastperiode nach dem Erscheinen der R-1 Wertebits noch dauert. Die wiederholte Wiedergabe des Vorzeichenbits kann z.B. dadurch erfolgen, daß die Abtastproben über eine durch das Steuersignal XND gesteuerte transparente Latch-Schaltung an den Anschluß 10 gelegt werden. Ferner sei angenommen, daß der Inhalt der Register 16 und 22 anfänglich aus Nullwerten besteht und daß der Addierer 12 dem angelegten Signal keine Verarbeitungsverzögerung mitteilt. Während der Abtastperiode, in welcher die erste Probe angelegt wird, durchläuft die erste Probe, weil der Inhalt des Registers 16 und 22 aus Nullwerten besteht, den Addierer 12 unverändert und ist nach den ersten R Impulsen des Taktsignals CLOCK (R+N) im Register ansässig. Während dieses Intervalls ist das Ausgangssignal OUT vom Wert Null, d.h. die ursprünglich im Register 16 enthaltenen Nullwerte laufen durch die transparente Latch-Schaltung 18 hindurch. Die Latch-Schaltung 18 verriegelt das R-te Ausgangsbit und wiederholt es für die Dauer der Abtastperiode und verhindert somit, daß weitere Bitwerte, die vom Register 16 während der Abtastperiode geliefert werden, auf den Anschluß OUT gesetzt werden.
• Das Register 16 wird für zusätzliche N Taktperioden getaktet, wodurch die N LSBs der Probe an das N-stufige Schieberegister 22 geliefert werden. Am Beginn der nächsten Abtastperiode ist somit die erste Probe am zweiten Eingang des Addierers 12 verfügbar und in passender Weise justiert, um mit der als nächstes angelegten Probe addiert zu werden. Das heißt, das LSB und die nachfolgenden Bits der ersten im Register 22 ansässigen Probe erscheinen gleichzeitig mit dem LSB und den entsprechenden Bits der nächstfolgenden (zweiten) an den Anschluß 10 gelegten Probe.
• Am Ende der ersten Abtastperiode (und jeder nachfolgenden Abtastperiode) sind nur die R MSBs der Probensummenwerte im Register 16 enthalten, weil das Register 16 ein R-stufiges Register ist und mit R+N Impulsen getaktet wird. (Es sei bemerkt, daß, obwohl die Eingangsproben eine Breite von R Bits haben, die Summenproben auf eine Breite von R+N Bits anwachsen können.) Während jeder folgenden Abtastperiode werden die R MSBs als das Ausgangssignal OUT über die transparente Latch- Schaltung 18 geliefert. Die R MSBs der Summenprobenwerte werden koinzident mit den ersten R Impulsen der Taktimpulsgruppe ausgegeben. Die Ausgangsproben sind repräsentativ für die vom Addierer 12 gelieferten Summenprobenwerte, gerundet und über N Stellen auf niedrigerwertige Bitpositionen verschoben. Das Verschieben der Suminenproben um N Stellen auf niedrigerwertige Bitpositionen ist gleichwertig mit einer Skalierung der Summenproben um einen Faktor von 2-N.
• Die über das Register 22 auf den Addierer 12 rückgekoppelten Proben sind jedoch weder gerundet noch skaliert. Somit wird die Integration mit voller Genauigkeit durchgeführt.
• Bezeichnet man die Werte der Eingangsproben mit A, die Summenproben mit B und die über das Register 22 rückgekoppelten Proben mit C, dann leitet sich die Übertragungsfunktion der Schaltung wie folgt ab. Die Probe C ist gleich der um eine Abtastperiode verzögerten Probe B, was sich in der üblichen Schreibweise mit Z-Transformierter so ausdrücken läßt:
• C = BZ&supmin;¹ . (1)
• Die Summenproben B sind gleich
• B = A+C (2)
• oder
• B = A+BZ&supmin;¹ . (3)
• Nach Zusammenstellung von Termen und Umordnung der Gleichung (3) ergibt sich
• B/A = 1/(1-Z&supmin;¹) . (4)
• Die Gleichung (4) beschreibt die Integrationsfunktion in der Schreibweise mit Z-Transformierter.
• Bezeichnet man die Ausgangsproben OUT mit D, erhält man
• D = 2-NBZ&supmin;¹ , (5)
• und nach Einsetzen von (4) in (5) erhält man die Übertragungsfunktion D/A wie folgt:
• D/A = 2-NZ&supmin;¹/(1-Z&supmin;¹) , (6)
• was anzeigt, daß die Ausgangsgröße gleich dem Integral des Eingangssignals ist, verzögert um eine Abtastperiode und skaliert mit dem Faktor 2-N.
• In der Anordnung nach Figur 1 können sich die vom Addierer 12 gelieferten Summen auf Bitbreiten von R+N erweitern, weil in Kombination eine Gesamtreihe von R+N Schieberegisterstufen vorhanden ist. Außerdem kann, falls eine Rückkopplung der um den Faktor 2-x skalierten Summenprobenwerte auf den Addierer 12 gewünscht ist, die Stufenzahl des Registers 22 um X reduziert und eine transparente Latch-Schaltung zwischen das Register 22 und den Addierer 12 eingefügt werden, die so konditioniert ist, daß sie das beim (R+N-X)-ten Taktimpuls erscheinende Probenbit verriegelt und wiederholt.
• Bei der Anordnung nach Figur 1 wurde angenommen, daß der Addierer 12 keine Verarbeitungsverzögerungen mitteilt. Wenn der Addierer 12 jedoch eine Verarbeitungsverzögerung von Y Bitperioden einführt, dann werden die Proben B mit 2Y multipliziert und die Übertragungsfunkton B/A wird sich ändern.
• Dieser Faktor kann teilweise dadurch kompensiert werden, daß man die Stufenzahl im Register 22 um Y Stufen vermindert. In diesem Fall ergibt sich für die Übertragungsfunktionen B/A und D/A folgendes:
• B/A = 2Y/(1-Z&supmin;¹) (7)
• und
• D/A = 2-(N-Y)Z&supmin;¹/(1-Z&supmin;¹) . (8)
• Alternativ können, wenn der Addierer eine Verarbeitungsverzögerung von Y Bitperioden mitteilt, die Übertragungsfunktionen der Gleichungen (4) und (6) unverändert belassen werden, indem man die Anzahl von Impulsen in jeder Taktimpulsgruppe um Y erhöht, ohne andere Änderungen an den Schaltungselementen 16 und 22 vorzunehmen. In diesem Fall werden die an die Register 16 und 22 gelegten Taktsignale in jeder Gruppe R+N+Y Impulse enthalten.
• Als nächstes sei die Figur 3 betrachtet. Diejenigen Elemente, die in der Figur 3 mit denselben Bezugszahlen bezeichnet sind wie Elemente in Figur 1, sind als gleich zu betrachten. Die Schaltungsanordnungnach Figur 3 kann verwendet werden, um eine Gleichstromkomponente aus einem bitseriellen Signal wie etwa einem bitseriellen Tonsignal zu entfernen. Es sei z.B. angenommen, daß das an den Anschluß 32 gelegte Signal ein von einem Analog/Digital-Wandler geliefertes vorzeichenloses Direktbinärsignal ist und alle Werte positiv sind. Der Umwandlungsprozeß bringt naturgemäß eine Gleichstrom-Bezugsgröße in das digitalisierte Signal. Das z.B. aus einer Rundfunkguelle kommende Tonsignal ist nominell ein Wechselstromsignal. Im Falle einer Nicht-Entfernung der Gleichstromkomponente ist es erforderlich, daß die Verarbeitungsschaltung in der Lage ist, ein Signal mit größerem Dynamikbereich zu verarbeiten, als er vom Wechselstrom-Tonsignal gefordert wird. Um also die Gesamt- Hardware für die Signalverarbeitung zu minimieren, ist es wünschenswert, die Gleichstromkomponente zu entfernen.
• Die Schaltung nach Figur 3 enthält eine bitserielle Zweierkomplement-Subtrahierschaltung 30 und eine Integrierschaltung, wie sie anhand der Figur 1 beschrieben wurde. Das Eingangssignal (AIN) wird auf den Minuendeneingang des Subtrahierers 30 gekoppelt, und der Ausgangsanschluß OUT des Integrators ist mit dem Subtrahendeneingang des Subtrahierers 30 gekoppelt. Es sei bemerkt, daß der Subtrahierer 30 und der Addierer 12 in Wirklichkeit vertauscht werden können, wenn das Signal ACOUT auf den Subtrahendeneingang des mit dem Addierer 12 vertauschten Subtrahierers gekoppelt wird.
• Das Signal ACOUT ist gleich der Differenz des Signals AIN minus dem Ausgangssignal OUT vom Integrator. Aus der Gleichung (6) ergibt sich für das Signal OUT vom Integrator
• OUT = ACOUT2-NZ&supmin;¹/(1-Z&supmin;¹). (9)
• Daher gilt
• ACOUT = AIN-ACOUT2-NZ&supmin;¹/(1-Z&supmin;¹) . (10)
• Nach Zusammenstellung von Termen und Umordnung läßt sich die Übertragungsfunktion ACOUT/AIN der Schaltung nach Figur 3 wie folgt schreiben:
• ACOUT/AIN = (Z-1)/(Z-1+2-N) . (11)
• Für Abtastperioden, die klein sind im Vergleich zum interessierenden Signal, enthält diese Übertragungsfunktion eine Null bei null Hz und einen Pol bei ungefähr 2-Nf&sub5;/2π Hz, wobei fs die Abtastfreguenz ist. Die Tonbandbreite beträgt 20Hz-20kHz. Es sei eine Abtastrate von 300 khz angenommen, um den Kriterien zu genügen, daß die Abtastperiode klein gegenüber der Periode der maximalen Tonfreguenz ist. Um nichts vom Tonsignalspektrum zu verlieren, muß der Pol bei einer Frequenz von weniger als 20 Hz liegen, d.h.
• 2-Nfs/2&pi; < 20 . (12)
• Diese Bedingung wird erfüllt, wenn N kleiner ist als 11. Ist N gleich 12, dann liegt der 3d8-Punkt bei 11,6 Hz, und für N gleich 13, ist der 3dB-Punkt auf 5,8 Hz vermindert. Somit läuft das Wechselstrom-Tonsignal praktisch ohne Amplitudenverlust durch, und die Gleichstromkomponente wird vollständig eliminiert.
• Es sei nun angenommen, das der Substrahierer 30 und der Addierer 12 den Signalproben jeweils eine Verzögerung von einer Bitperiode mitteilen. Gegenüber der in einem getasteten Taktsystem eingerichteten Probenwertgröße hat eine Verzögerung um eine Bitperiode die Wirkung einer Multiplikation um den Faktor 2. Das Ausgangssignal vom Subtrahierer 30 wird dann
• ACOUT = 2(AIN-OUT) . (13)
• Gemäß der Gleichung (8) ergibt sich für das Signal OUT dann
• OUT=ACOUT2-(N-1)Z-1/(1-Z-1) . (14)
• Nach Einsetzen von (14) in (13), Zusammenstellung von Termen und Umstellung ergibt sich für die Übertragungsfunktion:
• ACOUT/AIN=2(Z-1)/(Z-1+2-(N-2)) . (15)
• Auch hier gilt der Wert Null für null Hertz, jedoch liegt in diesem Fall der Pol bei 2-(N-2) fs/2&pi; Hz, und die Amplitude ist um einen Faktor 2 erhöht. Um den Pol auf die gleiche Frequenz wie im vorangegangenen Beispiel zu legen, muß N um 2 erhöht werden.
• In den nachfolgenden Pastentansprüchen ist die Formulierung "Taktimpulsgruppe" benutzt. Die "Taktimpulsgruppe" kann eine gesamte Abtastperiode belegen oder weniger als eine ganze Abtastperiode belegen, was von den jeweils gewählten Schaltungselementen abhängt, d.h. der Anzahl von Registerstufen und der Abtastperiode. Wenn die Gruppe die gesamte Abtastperiode belegt, erscheint das Taktsignal als eine kontinuierliche Kette von Impulsen, das heißt, aufeinanderfolgende Gruppen grenzen ohne erkennbaren Zwischenraum unmittelbar aneinander an. Der Ausdruck "Taktimpulsgruppe", wie er in den Patentansprüchen verwendet wird, soll auch dieses Zusammenhängen umfassen.

Claims (4)

1. Bitserieller Integrator zur Integration eines bitseriellen Signals mit

- einem Signaleingang (IN) zur Zuführung eines bitseriellen Signals,

- einer Kombinationsschaltung (12) für bitserielle Signale mit einem mit dem Signaleingang gekoppelten ersten Eingang, einem zweiten Eingang und einem Ausgang,

- einem ersten seriellen Schieberegister (16) mit R-Stufen, wobei R eine ganze Zahl ist, das mit seinem Eingang an den Ausgang der Kombinationsschaltung (12) angeschlossen ist und einen Ausgang sowie einen Takteingang hat,

gekennzeichnet durch

- ein zweites serielles Schieberegister (22) mit N-Stufen, wobei N eine ganze Zahl ist, das mit einem Eingang an den Ausgang des ersten seriellen Schieberegisters (16) angeschlossen ist und mit seinem Ausgang an den zweiten Eingang der Kombinationsschaltung angeschlossen ist und einen Takt eingang hat,

- eine Einrichtung (23,24) zur Zuführung einer Taktimpulsgruppe zu den Takteingängen des ersten und des zweiten seriellen Schieberegisters (16,22), wobei die Impulse der Gruppe synchron mit dem Auftreten der Bits in dem bitseriellen Signai sind und die Anzahl der Impulse der Gruppe mindestens R+N pro Abtastperiode beträgt, und

- eine transparente Verriegelungsschaltung (18), die mit dem Ausgang des ersten seriellen Schieberegisters (16) gekoppelt ist, um die Abtastbits während eines ersten vorbestimmten Teils der Gruppe passieren zu lassen und ein vorbestimmtes Abtastbit während der diesem vorbestimmten Teil folgenden Dauer jeder Abtastperiode zu verriegeln und auszugeben.

2. Bitserieller Integrator nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (23,24) zur Zuführung einer Tastimpulsgruppe eine Gruppe von Impulsen liefert, deren Anzahl gleich einer ganzzahligen Zahl von Bit-Verzögerungsperioden zwischen einem Eingang der Kombinationsschaltung (12) und dem Ausgang des zweiten seriellen Schieberegisters (22) ist.

3. Bitserieller Integrator nach Anspruch 2, dadurch gekennzeichnet, daß die Kombinationsschaltung (12) zwischen ihrem Eingang und ihrem Ausgang eine Verarbeitungsverzögerung von einer Abtastbitperiode aufweist und daß die Einrichtung zur Zuführung einer Taktimpulsgruppe eine Gruppe von Impulsen liefert, deren Anzahl gleich R+N+1 ist.

4. Bitserieller Integrator nach Anspruch 3, dadurch gekennzeichnet, daß eine weitere bitserielle Kombinationsschaltung (30) mit einem ersten Eingang an den Ausgang der bitseriellen transparenten Verriegelungsschaltung (18) angeschlossen ist und mit einem Ausgang an den ersten Eingang der Kombinationsschaltung (12) angeschlossen ist und an diesem ein verarbeitetes Signal liefert, und mit einem zweiten Eingang an eine Einrichtung (AIN) zur, Zuführung eines bitseriellen Signals angeschlossen ist.