DE3854610T2 - Digitale Multibit-Schwellenvergleicher. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf einen Schwellenwert-Komparator mit einer vereinfachten Schaltungsstruktur für ein Mulitbit-Digitalsignal.
• Es ist oft notwendig, die Größe eines Digitalsignals mit einem Schwellenwert zu vergleichen, um eine adaptive Verarbeitung des Digitalsignals zu steuern oder zu beeinflussen. Zum Beispiel in einem adaptiven Median-Filter werden ein gegebener Abtastwert (Sample) und eine Mehrzahl von Samples, die den gegebenen Sample umgeben, verarbeitet, um den Medianwert dieser Abtastwerte oder Samples zu bestimmen. Wenn die Größe die Differenz im Wert zwischen dem Median-gewerteten Abtastwert und dem gegebenen Abtastwert größer als eine vorbestimmte Schwelle ist, dann wird der Median-gewertete Abtastwert substituiert für den gegebenen Abtastwert am Ausgang des adaptiven Median- Filters. Anderenfalls wird der gegebene Abtastwert am Ausgang des adaptiven Median-Filters abgegeben oder erzeugt. In diesem Fall ist es die Größe der Differenz zwischen dem gegebenen und dem Median-gewerteten Abtastwert, die mit dem Schwellenwert verglichen wird.
• DE-A-36 09 250 offenbart einen Multibit-Digital-Schwellenkomparator, enthaltend eine Quelle eines Multibit-Digital-Eingangssignals, das einen Vorzeichenbehafteten Arithmetikwert repräsentiert; eine Quelle eines Schwellensignals; ein Mittel zum Erzeugen eines für eine Größe repräsentativen Signals, die selektiv den Wert des Eingangssignals oder den Wert des Einer-Komplements des Eingangssignals, ansprechend auf das Vorzeichen des Arithmetikwerts des Eingangssignals hat; und ein komparator-Mittel zum Erzeugen eines Ausgangssignals mit einem ersten Zustand, wenn:
• (a) der Wert des Eingangssignals ein erstes Vorzeichen hat und der Wert des für die Größe repräsentativen Signals größer als der Wert des Schwellensignais ist, oder
• (b) der Wert des Eingangssignals ein zweites Vorzeichen hat und der Wert des für die Größe repräsentativen Signais größer oder gleich als der Wert des Schwellensignals ist,
• und einen zweiten Zustand anderenfalls hat.
• Dieses Dokument offenbart jedoch klar die Einbeziehung einer Schaltung mit einem Volladdierer/Subtrahierer, die teuer ist und die die Chipfläche vergrößert sowie die Zuverlässigkeit herabsetzt.
• Eine ähnliche Betrachtungsweise gilt für Patent Abstracts of Japan, Vol. 9, Nr.79 (P-347), 9. April 1985; und JP-A-59 211139 (Matsushita) vom 29. November 1984.
• "Circuits logiques de traitement numérique de l'information" von J. Chinel, Cepadues Editions, 1979, Seiten 312 bis 313 und Figur 8.7 offenbart einen Multibit-Digital-Schwellenwert-komparator, enthaltend: ein Komparatormittel; eine Quelle eines Mulitbit-Digital-Eingangssignals; eine Quelle eines Schwellensignals; und ist gekennzeichnet durch: eine Einer-Komplement-Schaltung, ansprechend auf das höchstwertigste Bit des Multibit-Digital-Eingangssignals zum Komplementieren einer Polarität von Abtastwerten des Multibit-Digital- Eingangssignals, um ein zweites Multibit-Digital-Eingangssignal zur Verfügung zu stellen; das komparatormittel beinhaltet nur Borrow/Carry-Stufen in gleicher Anzahl wie die Bits in dem Multibit-Eingangssignal, wobei jede Stufe Borrow/Carry-Eingangs- und -Ausgangs-Anschlüsse und erste und zweite Bit-Eingangsanschlüsse hat, wobei jede Stufe so angeordnet oder ausgebildet ist, daß sie einen vorbestimmten Ausgangs-Zustand bereitstellt oder einnimmt, wenn zwei oder mehr von ihren jeweiligen Eingangs-Anschlüssen aktiviert sind mit gleichem Zustand, welche Stufen jeweilige Borrow/Carry-Eingangs- und Ausgangsanschlüsse haben, die in einer Daisy-Chain (Durchreiche-Kette) verbunden sind mit dem Borrow/Carry-Ausgangsanschluß der letzten Stufe der Daisy-Chain, die das Vergleichssignal bereitstellt, und die Borrow/Carry- Eingangsverbindung der ersten Stufe der Daisy-Chain mit dem höchstwertigsten Bit des Eingangssignals gekoppelt ist, wobei das geringstwertigste bis zum höchstwertigsten Bit des zweiten Multibit-Digital-Eingangssignals direkt an jeweilige erste Bit- Eingangsanschlüsse der ersten bis letzten Borrow/Carry-Stufe jeweils gekoppelt ist und die geringstwertigsten zu den höchstwertigsten Bits des Schwellenwert-Signals direkt mit jeweiligem zweiten Bit-Eingangsanschluß der ersten bis letzten Borrow/Carry-Stufe jeweils gekoppelt sind.
• Es ist wünschenswert, einen Schwellenwert-komperator mit minimiertem Schaltungsaufwand zu implementieren. Dies erhöht die Zuverlässigkeit und - wenn die Schaltung auf einem integrierten Chip ausgeführt werden soll - wird dadurch die für die Schwellenwert-Vergleichsfunktion benötigte Chipfläche minimiert.
• Die zuvor erwähnte Aufgabe wird erreicht mit einem Komparator, wie er im Anspruch 1 umschrieben ist.
• Weitere Aufgaben werden von den Ausführungsbeispielen in den abhängigen Ansprüchen erfüllt.
• In den Zeichnungen:
• Figur 1 ist ein Blockschaltbild eines Multibit-Digital-Schwellenwert-Komparators gemäß dem Stand der Technik;
• Figur 2 ist ein Blockschaltbild eines Komparators, der in dem Schwellenwert- Komparator von Figur 1 verwendet werden kann;
• Figur 3 ist ein Blockschaltbild eines Multibit-Digital-Schwellenwert-Komparators;
• Figur 4 ist ein Blockschaltbild eines Komparators, der in dem Schwellenwert- Komparator von Figur 3 verwendet werden kann; und
• Figur 5 ist ein schematisches Diagramm eines Komparator-Bit-Slices in Übereinstimmung mit den Prinzipien der vorliegenden Erfindung, der in dem in der Figur 4 veranschaulichten Komparator verwendet werden kann.
• In den Figuren 1 bis 5 repräsentieren dicke Linien Multibit-Digitalsignal-Pfade und dünne Linien repräsentieren Einzelbit-Digitalsignal-Pfade. Zusätzlich sind Ausgleichs- oder Passungs-Verzögerungen, die zwischen Elementen der Figuren erforderlich sein könnten, aus Klarheitsgründen weggelassen. Ein Fachmann des digitalen Schaltungsdesigns würde wissen, wo solche Verzögerungen erforderlich sind und wie er sie realisieren kann.
• Figur 1 veranschaulicht einen Schwellenwert-Komparator nach dem Stand der Technik. In Figur list ein Eingangsanschluß 5 vorgesehen, der zum Erhalt eines Eingangs-Samples X gekoppelt ist, das z. B. die Differenz zwischen einem gegebenen Sample und einem Median-gewerteten oder medianwertigen Sample repräsentiert, das in einem Median-Filter wie oben beschrieben erzeugt wird. Der Eingangsanschluß 5 ist an einen Eingangsanschluß 21 einer Absolutwert- Erzeugungsschaltung 20 gekoppelt. Ein Ausgangsanschluß 29 der Absolutwert- Erzeugungsschaltung 20 ist an einen ersten Eingangsanschluß (+) eines Komparators (COMP) 30 gekoppelt. Ein Ausgangsanschluß 39 des komparators 30 ist an einen Ausgangsanschluß 35 gekoppelt, der mit Gebrauchsschaltkreisen (die nicht dargestellt sind) gekoppelt ist. Z.B. der Ausgangsanschluß 35 kann an einen Steuer-Eingangsanschluß eines Multiplexers gekoppelt sein, der entweder den gegebenen Sample oder den medianwertigen Sample am Ausgang des Median-Filters erzeugt, ansprechend auf das Signal am Steuer-Eingangsanschluß, wie in dem oben beschriebenen Beispiel. Ein Eingangsanschluß 25 ist an eine nicht dargestellte Quelle eines Signais mit einem Schwellenwert T gekoppelt. Der Eingangsanschluß 25 ist an einen zweiten Eingangsanschluß (-) des Komparators 30 gekoppelt.
• Der Eingangsanschluß 21 der Absolutwert-Erzeugungs-Schaltung 20 ist mit einem Eingangsanschluß eines lnverters 22 und einem ersten Eingangsanschluß (B) eines Multiplexers (MUX) 24 gekoppelt. Der Inverter 22 kann z.B. aus einem einzigen logischen Inverter für jedes Bit des Multibit-Digitalsignals bestehen. Ein Ausgangsanschluß des lnverters 22 ist mit einem ersten Eingangsanschluß eines Addierers 26 gekoppelt. Ein Ausgangsanschluß des Addierers 26 ist mit einem zweiten Eingangsanschluß (A) des MUX 24 gekoppelt. Ein Ausgangsanschluß des MUX 24 ist gekoppelt mit dem Ausgangsanschluß 29 der Absolutwert- Erzeugungs-Schaltung 20. Ein Signal, repräsentierend einen "0"-wertigen Abtastwert, ist gekoppelt mit einem zweiten Eingangsanschluß des Addierers 26 und ein logisches "1"-Signal ist mit dem Carry-Eingangsanschluß des Addierers 26 gekoppelt. Das Vorzeichen-Bit des Signals am Eingangsanschluß 21 der Absolutwert-Erzeugungs-Schaltung 20 ist gekoppelt mit dem Steuereingang (C) des MUX 24.
• Der Schwellenwert-Komparator, der in Figur 1 veranschaulicht ist, ist ausgebildet, um Zweierkomplement-Multibit-Digital-Samples zu bearbeiten oder zu verarbeiten. In einer Zweier-Komplement-Digitalschaltung ist das signifikanteste Bit eines Samles ein Vorzeichen-Bit, das ein logisches "0"-Signal ist, wenn der Wert des Samples positiv oder Null ist und ein logisches "1"-Signal ist, wenn der Wert des Samples negativ ist. Um das arithmetische Negative von einem Zweierkomplement-Sample zu erzeugen, wird jedes Bit des Digital-Samples logisch invertiert und eine Eins zum Sample, das von den logisch invertierten Bits gebildet wird, addiert.
• In dem obersten Signalpfad der Absolutwert-Erzeugungs-Schaltung 20, die in Figur 1 veranschaulicht ist, ist das Eingangs-Sample zuerst zum Inverter 22 gekoppelt. Der Inverter 22 erzeugt das logische Inverse von jedem Bit des Eingangs-Samples. Der Addierer 26 addiert "1" zu diesem logisch invertierten Sample durch Anlegen eines "0"-wertigen Samples an einem Eingangsanschluß mit dem logisch invertierten Sample am anderen Eingangsanschluß und mit einem logischen "1"-Signal an dem Carry-Eingangsanschluß. Der Ausgang des Addierers 26 ist so ein Sample im Zweierkomplement oder in arithmetisch negativer Darstellung des Samples am Eingangsanschluß 21 der Absolutwert- Erzeugungs-Schaltung 20.
• Das Vorzeichen-Bit des Samples am Eingangsanschluß 21 der Absolutwert- Erzeugungs-Schaltung 20 ist an den Steuer-Eingangsanschluß des MUX 24 gekoppelt. Wenn das Signal am Steuer-Eingangsanschluß C ein logisches "1"- Signal ist (kennzeichnend, daß der Wert des Eingangs-Samples negativ ist) wird der MUX 24 konditioniert, um den Eingangsanschluß A zu seinem Ausgangsanschluß zu koppeln. Weil das Sample am Eingangsanschluß A das arithmetische Negativum des (negativ-wertigen) Eingangs-Sample ist, hat das Ausgangs-Sample des MUX 24 den (positiv-wertigen) Absolutwert des Wertes des Samples am Eingangsanschluß 21. Wenn das Signal am Steuer- Eingangsanschluß C von MUX 24 ein logisches "0"-Signal ist (kennzeichnend, daß der Wert des Eingangs-Samples positiv ist), dann wird der MUX 24 konditioniert, den Eingangs-Anschluß B an seinen Ausgangsanschluß zu koppeln. In diesem Fall erzeugt die Absolutwert-Erzeugungs-Schaltung 20 das Signal von seinem Eingangsanschluß 21, das schon eine positive Nummer oder Zahl ist, an seinem Ausgangsanschluß 29.
• Dieses absolut-wertige Sample wird verglichen mit dem Schwellenwert T im Komparator 30. Das Ausgangssignal des Komparators 30 ist z.B. "1", wenn das absolut-gewertete. Sample größer als der Schwellenwert ist, "0" anderenfalls.
• Figur 2 veranschaulicht einen Komparator 30, der in dem Schwellenwert- Komparator von Figur 1 verwendet werden kann. In Figur 2 ist der erste Eingangsanschluß (+) des Komparators 30 gekoppelt mit einem Subtrahend- Eingangsanschluß (-) eines Multibit-Digital-Subtrahierers 32. Der zweite Eingangs-Anschluß (-) des Komparators 30 ist gekoppelt mit einem Minuend- Eingangsanschluß (+) eines Subtrahierers 32. Das Vorzeichen-Bit (SIGN) eines Differenz- (d.h. Minuend - Subtrahend) Ausgangsanschlusses des Subtrahierers 32 ist gekoppelt an den Ausgangsanschluß 39 des Komparators 30.
• Im Betrieb wird, wenn der Wert des Samples am ersten Eingangsanschluß (+) des Komparators 30 größer als der am zweiten Eingangsanschluß (-) ist, der Wert der Differenz negativ. Das Vorzeichen-Bit und demzufolge das Ausgangs-Signal des Komparators 30 ist ein logisches "1"-Signal. Wenn der Wert des Samples an dem ersten Eingangsanschluß (+) des Komparators 30 kleiner oder gleich zu dem an dem zweiten Eingangs-Anschluß ist, dann ist der Wert der Differenz positiv bzw. 0. In beiden diesen Fällen ist das Vorzeichen-Bit und demzufolge das Ausgangssignal des Komparators 30 ein logisches "0"-Signal.
• Die Absolutwert-Schaltung 20 der Figur 1 erfordert Inverter, einen Multibit-Digital- Addierer und einen Multibit-Digital-Multiplexer. Diese sind relativ komplizierte Schaltungen und würden eine wesentliche Fläche erfordern, wenn sie auf einem integrierten Schaltungschip hergestellt werden.
• Figur 3 veranschaulicht einen Schwellenwert-Komparator mit reduzierter Schaltung, verglichen mit dem von Figur 1. In Figur 3 sind die Elemente gleich mit denen von Figur 1 und werden mit den selben Zahlen benannt und nicht im Detail erörtert. In Figur 3 ist das Eingangs-Sample X vom Eingangsanschluß 5 ein 9-Bit- Sample, wie mit dem "/" durch den Multibit-Digital-Signalpfad und der Zahl 9 daneben gekennzeichnet. Das Eingangs-Sample X kann z.B. ein 8-Bit-Zweier- Komplement-Sample sein mit seinem Vorzeichen-Bit kopiert oder wiederholt in der signifikantesten neunten Bit-Stelle. Das signifikanteste (SIGN) Bit von dem Eingangsanschluß 5 wird an einen ersten Eingangsanschluß eines Exklusiv- ODER-Gatters 40 gekoppelt und zu einem Steuer-Eingangsanschluß (GE/GT- invertiert) eines komparators 30'. Die verbleibenden acht Bits von dem Eingangsanschluß 5 werden gekoppelt an einen zweiten Eingangsanschluß des Exklusiv-ODER-Gatters 40. Das Exklusiv-ODER-Gatter 40 kann z.B. acht 2- Eingangs-Exklusiv-ODER-Gatter beinhalten, eines für jedes der geringerwertigen Bits des Eingangs-Samples X. Ein erster Eingangsanschluß von jedem Exklusiv- ODER-Gatter wird gekoppelt zum Erhalt des Vorzeichen-Bits des Eingangs- Samples X. Ein zweiter Eingangs-Anschluß von jedem Exklusiv-ODER-Gatter wird gekoppelt zum Erhalt eines jeweils anderen oder gegensinnig unterschiedlichen Bit der verbleibenden acht Bit des Eingangs-Samples X. Die Ausgangs-Anschlüsse der acht Exklusiv-ODER-Gatter bilden in Kombination einen Multibit-Digital-Ausgangsanschluß eines Exklusiv-ODER-Gatters 40. Der Ausgangsanschluß des Exklusiv-ODER-Gatters 40 ist gekoppelt mit einem ersten Eingangsanschluß (+) eines Komparators 30'.
• Im Betrieb ist das Vorzeichen-Bit am Eingangs-Anschluß 5 ein logisches "0"- Signal, wenn der Wert des Eingangs-Samples positiv ist und ein logisches "1"- Signal, wenn das Eingangs-Sample im Wert negativ ist. Wenn das Vorzeichen-Bit ein logisches "0"-Signal ist (kennzeichnend, daß der Wert des Eingangs-Samples X positiv ist), dann läßt das Exklusiv-ODER-Gatter 40 das positiv-wertige 8-Bit- Eingangs-Sample an seinem zweiten Eingangsanschluß unverändert durch zu seinem Ausgangsanschluß.
• Wenn das Vorzeichen-Bit ein logisches "1"-Signal ist (kennzeichnend, daß der Wert des Eingangs-Samples X negativ ist), dann erzeugt das Exklusiv-ODER- Gatter 40 ein Sample, das Bit für Bit das logische Inverse des Signals an seinem zweiten Eingangsanschluß ist. Das resultierende Sample repräsentiert die Größe des negativen Eingangssignals und wird das Einer-Komplement des Eingangs- Samples X genannt. (Um ein Zweier-Komplement zu erzeugen, muß eine "1" zu dem Signal addiert werden.) Daher wird, wenn das Vorzeichen-Bit des Eingangssignals ein logisches "1"-Signal ist, der Wert des für die Größe repräsentativen Signals an den Ausgang des Exklusiv-ODER-Gatters 40 als absoluter Wert des Eingangs-Samples X minus Eins dargestellt ( X -1).
• Z.B. ist, wenn der Wert des Eingangs-Samples X 4 ist, das für die Größe repräsentative Sample am Ausgang des Exklusiv-ODER-Gatters 40 auch 4, ( X ). Wenn andererseits der Wert des Eingangs-Samples X -4 ist, dann ist das für die Grtße repräsentative Sample am Ausgangsanschluß des Exklusiv-ODER-Gatters 40 mit dem Wert 3 versehen ( X -1).
• Das Signal an dem Steuer-Eingangsanschluß (GE/GT-invertiert) des Komparators 30' konditioniert den Komparator 30' zum selektiven Ausführen einer von zwei Vergleichen. Wenn das Signal an dem Steuer-Eingangsanschluß (GE/GT- invertiert) ein logisches "1"-Signal ist, kennzeichnend, daß das für die Größe repräsentative Sample des Exklusiv-ODER-Gatters 40 den Wert X -1 hat, erzeugt der Komparator 30' z.B. ein logisches "1"-Ausgangssignal, wenn der Wert des für die Größe repräsentativen Samples an seinem ersten Eingangsanschluß (+) größer oder gleich zu dem Schwellenwert an seinem zweiten Eingangsanschluß (-) ist und ein logisches "0"-Ausgangssignal anderenfalls. Wenn das Signal an dem Steuer-Eingangsanschluß (GE/GT-invertiert) ein logisches "0"-Signal ist, kennzeichnend, daß das für die Größe repräsentative Sample des Exklusiv- ODER-Gatters 40 den Wert X hat, erzeugt der Komparator 30' ein logisches "1"- Ausgangssignal, wenn der Wert des für die Größe repräsentativen Samples an dem ersten Eingangsanschluß (+) größer als der Schwellenwert an seinem zweiten Eingangsanschluß (-) ist und ein logisches "0"-Signal anderenfalls.
• Es wird erneut Bezug genommen auf Figur 3, wenn das Vorzeichen-Bit des Eingangs-Samples X ein logisches "0"-Signal ist (X ist positiv oder Null), wobei der Wert des für die Größe repräsentativen Signals des Exklusiv-ODER-Gatters 40 mit X angegeben wird. Der Komparator 30' wird konditioniert, einen "größer als"-Vergleich durchzuführen. Dieser Vergleich kann mathematisch ausgedrückt werden durch
• X > T (1).
• Wenn das Vorzeichen-Bit des Eingangs-Samples X ein logisches "1"-Signal (X ist negativ) ist, ist der Wert des für die Größe repräsentativen Signals X -1. Der Komparator 30' ist konditioniert, um einen "größer als oder gleich"-Vergleich auszuführen. Dieser Vergleich kann mathematisch ausgedrückt werden durch:
• X -1 ≥ T (2).
• Ein Multibit-Digital-Signal, wie das Eingangs-Sample X, kann nur ganzzahlige Werte (Integer) haben. In solchen nur Integer-Systemen ist, wenn eine Zahl größer als irgendein vorbestimmter Schwellenwert ist, diese Zahl minus Eins größer als oder gleich zu der vorbestimmten Schwelle. Umgekehrt wird dann, wenn eine Zahl nicht größer als die vorbestimmte Schwelle ist, diese Zahl minus Eins nicht größer als oder gleich der vorbestimmten Schwelle sein.
• Z.B. ist die Zahl 4 größer als der Schwellenwert 3 und 4-1 (=3) ist größer oder gleich dem Schwellenwert 3. Die Zahl 3 ist nicht größer als der Schwellenwert 3 und 3-1 (=2) ist nicht größer oder gleich der Schwellenwert 3. Die Vergleiche gemäß den Gleichungen (1) und (2) sind deshalb äquivalente oder gleichwertige Vergleiche.
• In einem Komparator, z.B. dem in der Figur 2 veranschaulichten Komparator, ist es nicht notwendig, einen vollständigen Subtrahierer, wie den Subtrahierer 32, zu verwenden. Stattdessen kann nur die Schaltung beinhaltet sein, die zum Erzeugen eines Signals erforderlich ist, das kennzeichnend für das Ergebnis des Vergleiches ist.
• Figur 4 ist ein Blockschaltbild eines Komparators mit min imierter Schaltung. In diesem Ausführungsbeispiel ist das Schwellenwert-Eingangssignal (T-invertiert) das Bit für Bit logische Inverse (das Einer-Komplement) des gewünschten Schwellenwerts. Wenn ein fester Schwellenwert verwendet wird, dann wird zuerst der logische Wert für jedes Bit des gewünschten Schwellenwerts bestimmt und dann jedes Bit des Schwellenwerts logisch invertiert (womit das Signal "T- invertiert" erzeugt wird); dann wird jedes Bit (t-invertiert) des Signais (T-invertiert) an eine Quelle eines logischen "1"-Signals oder eines logischen "0"-Signals, wie erforderlich, gekoppelt. Wenn ein variabler Schwellenwert verwendet wird, dann können mehrere Inverter, einer für jedes Bit des Schwellenwert-Signals, zwischen die Quelle des variablen Schwellenwert-Signals und den Eingangsanschluß (-) des Komparators 30' für das Schwellenwert-Signal (T-invertiert) gekoppelt werden, wie in strichlinierter Darstellung in Figur 4 als Inverter 36 dargestellt.
• In Figur 4 werden mehrere Komparator-Bit-Slices (Scheiben) 34i (0≤i≤7) seriell gekoppelt zwischen den Steuer-Eingangsanschluß (GE/GT-invertiert) und den Ausgangsanschluß 39. Jedes Bit-Slice 34i hat Borrow-Eingangsanschlüsse (BIN) und einen Borrow-Ausgangsanschluß (BOUT). Der Steuer-Eingangsanschluß (GE/GT-invertiert) wird zu dem Borrow-Eingangsanschluß (BIN) des Bit-Slices 34&sub0; gekoppelt. Der Borrow-Ausgangsanschluß (BOUT) des Bit-Slices 34&sub0; wird gekoppelt mit dem Borrow-Eingangsanschluß (BIN) des Bit-Slices 34&sub1;. Die verbleibenden Bit-Slices werden in gleicher Weise gekoppelt in einer Daisy-Chain- Art (Durchlauf-Art). Der Borrow-Ausgangsanschluß (BOUT) des Bit-Slices 34&sub7; wird an den Ausgangsanschluß 39 gekoppelt.
• Jedes Bit-Slice 34i beinhaltet auch einen ersten und einen zweiten Bit-Eingangs- Anschluß m bzw. t-invertiert. Das LSB des für die Größe repräsentativen Signals M wird gekoppelt von dem ersten Eingangs-Anschluß (+) des Komparators 30' zu dem m-Eingangsanschluß des Bit-Slices 34&sub0; das nächste, geringerwertige Bit wird gekoppelt zu dem m-Eingangsanschluß des Bit-Slices 34&sub1;, usw. Das MSB des M-Signals wird gekoppelt an den m-Eingangsanschluß des Bit-Slices 34&sub7;. Das LSB des (invertierten) Schwellenwertsignals T-invertiert von dem zweiten Eingangsanschluß (-) des Komparators 30' wird an den t-invertiert- Eingangsanschluß des Bit-Slices 34&sub0; gekoppelt; das nächste, geringerwertige Bit wird gekoppelt an den t-invertiert-Eingangsanschluß des Bit-Slices 34&sub1;, usw. Das MSB des T-invertert-Signals wird an den t-invertiert-Eingangsanschluß des Bit- Slices 34&sub7; gekoppelt.
• Im Betrieb führt jedes Bit-Slice 34i des Komparators 30' von Figur 4 die folgende Operation aus. Wenn das m-Eingangssignal ein logisches "1"-Signal ist und das t- invertiert-Eingangssignal ein logisches "1"-Signal ist, repräsentierend ein t-Signal eines logischen "0"-Signals (m> t), dann wird ein logisches "1"-Borrow- Ausgangssignal (BOUT) erzeugt. Wenn das m-Eingangssignal ein logisches "0"- Signal ist und das t-invertiert-Eingangssignal ein logisches "0"-Signal ist, repräsentierend ein t-Signal von einem logischen "1"-Signal (m< t), dann wird ein logisches "0"-Borrow-Ausgangssignal (BOUT) erzeugt. Wenn das m- Eingangssignal ein "0"-Signal ist und das t-invertiert-Eingangssignal ein logisches "1"-Signal ist, repräsentierend ein t-Signal eines logischen "0"-Signals, ODER das logische m-Eingangssignal ein logisches "1"-Signal und das t-invertiert- Eingangssignal ein logisches "0"-Signal ist, repräsentierend ein t-Signal eines logischen "1"-Signals (m=t), dann wird ein Borrow-Ausgangssignal (BOUT) mit demselben Wert wie das Borrow-Eingangssignal (BIN) erzeugt.
• Die Borrow-Signale werden in Reihenfolge von der geringsten zu der gewichtigsten Bit-Position der M- und T-invertiert-Signale erzeugt. Wenn m> t an einer Bit-Position ist und m=t in jeder signifikanteren Bit-Position ist, dann ist M> T und ein logisches "1"-Signal wird am Ausgangsanschluß 39 erzeugt. Wenn m< t an einer Bit-Position ist und m=t in jeder signifikanteren Bit-Position ist, dann ist M< T und ein logisches "0"-Signal wird erzeugt am Ausgangsanschluß 39.
• Wenn m=t an jeder Bit-Position ist, dann ist M=T. Das Ausgangssignal, das am Ausgangsanschluß 39 erzeugt wird, hat den selben Wert wie das Signal am Steuer-Eingangsanschluß (GE/GT-invertiert). Wenn das Signal am Steuer- Eingangsanschluß (GE/GT-invertiert) ein logisches "0"-Signal ist, dann wird ein logisches "0"-Ausgangssignal bei M=T erzeugt und der komparator 30' führt einen Größer-als-Vergleich aus. Wenn das Signal am Steuer-Eingangsanschluß (GE/GT-invertiert) ein logisches "1"-Signal ist, dann wird ein logisches "1"- Ausgangssignal bei M=T erzeugt und der Komparator 30' führt einen Vergleich auf größer als oder gleich aus.
• Figur 5 ist ein schematisches Diagramm, mit dem ein Bit-Slice 34i eines Komparators 30' dargestellt wird, der in Figur 4 veranschaulicht ist. In Figur 5 werden P-Typ-MOS-Transistoren veranschaulicht mit kleinen Kreisen an den Gate-Elektroden zur Kennzeichnung, daß der Source-Drain-Pfad des Transistors konditioniert ist, um - ansprechend auf ein logisches "0"-Signal (Massepotential oder Erdpotential) an seiner Gate-Elektrode - leiffähig zu werden. N-Typ-MOS--
• Transistoren sind veranschaulicht ohne kleine Kreise an den Gate-Elektroden zur Kennzeichnung, daß der Source-Drain-Pfad des Transistors konditioniert ist - ansprechend auf ein logisches "1"-Signal (Versorgungspotential) an seiner Gate- Elektrode - leitfähig zu werden.
• In Figur 5 werden die Source-Drain-Pfade der P-Typ-MOS-Transistoren Q1 und Q2 und die N-Typ-MOS-Transistoren Q3 und Q4 seriell in Reihe zwischen ein Versorgungsspannungs-Potential (VDD) und eine Quelle eines Referenzpotentials (Masse) gekoppelt. Ein Source-Drain-Pfad eines weiteren P-Typ-MOS- Transistors Q5 wird parallel zu dem Source-Drain-Pfad des MOS-Transistors Q1 gekoppelt und ein Source-Drain-Pfad eines weiteren N-Typ-MOS-Transistors Q6 wird parallel zu dem Source-Drain-Pfad des MOS-Transistors Q4 gekoppelt. Die Source-Drain-Pfade der P-Typ-MOS-Transistoren Q7 und Q8 und die N-Typ- MOS-Transistoren Q9 und Q10 sind seriell in Reihe gekoppelt zwischen dem Versorgungspotential (VDD) und der Quelle des Referenzpotentials (Masse). Die Source-Drain-Pfade eines P-Typ-MOS-Transistors Q11 und eines N-Typ-MOS- Transistors Q12 werden seriell gekoppelt zwischen der Quelle des Versorgungspotentials (VDD) und der Quelle des Referenzpotentials (Masse).
• Ein erster Eingangsanschluß 31 erhält ein Borrow-Eingangssignal (BIN). Der Eingangsanschluß 31 wird an jeweilige Gate-Elektroden von MOS-Transistoren Q2 und Q3 gekoppelt. Ein zweiter Eingangsanschluß (m) erhält ein vorbestimmtes Bit des für die Größe repräsentativen Signals (M) von dem ersten Eingangsanschluß (+) des Komparators 30', wie in Figur 4 veranschaulicht. Der Eingangsanschluß (m) wird an jeweilige Gate-Elektroden von MOS-Transistoren Q1, Q4, Q7 und Q10 gekoppelt. Ein dritter Eingangsanschluß (t-invertiert) erhält ein vorbestimmtes Bit eines Schwellenwert-Signals (T-invertiert) von dem zweiten Eingangsanschluß (-) des Komparators 30', wie in Figur 4 veranschaulicht. Der Eingangsanschluß (t-invertiert) wird mit jeweiligen Gate-Elektroden der MOS- Transistoren Q5, Q6, Q8 und Q9 gekoppelt. Die vorbestimmten Bits des Signals an den Eingangsanschlüssen m und t-invertiert sind Bits mit derselben Wertigkeit in ihren jeweiligen Multibit-Signalen.
• Die Verbindung der Source-Drain-Pfade der MOS-Transistoren Q2 und Q3 wird gekoppelt mit der Verbindung der Source-Drain-Pfade der MOS-Transistoren Q8 und Q9 und mit jeweiligen Gate-Elektroden der MOS-Transistoren Q11 und Q12 über einen Signalpfad 33. Die Verbindung der Source-Drain-Pfade der MOS- Transistoren Q11 und Q12 werden gekoppelt an einen Ausgangsanschluß 37 des Bit-Slices von Komparator 30' und erzeugen das Borrow-Ausgangssignal (BOUT).
• In Betrieb führt jedes Bit-Slice 34i des Komparators 30', der in Figur 5 veranschaulicht ist, die oben mit Bezug auf Figur 4 beschriebene Funktion aus. In Figur 5 bilden die MOS-Transistoren Q2 und Q3 einen Inverter, der das Borrow- Eingangssignal (BIN) von dem Binär-Eingangsanschluß 31 verarbeitet oder bearbeitet. Die MOS-Transistoren Q1, Q4, Q5 und Q6 aktivieren oder deaktivieren den Inverter, der von den MOS-Transistoren Q2 und Q3 gebildet wird. Die MOS-Transistoren Q1 und Q5 stellen Versorgungspotential für den Inverter zur Verfügung. Zumindest einer der Eingangs-Bits m oder t-invertiert muß ein logisches "0"-Signal sein, um Versorgungspotential für den Inverter zur Verfügung zu stellen. Wenn beide Bits logische "1"-Signale sind, dann erhält der Inverter kein Versorgungspotential und der Signalpfad 33 ist isoliert von dem Eingangsanschluß 31. Die MOS-Transistoren Q4 und Q6 stellen Referenzpotential für den Inverter zur Verfügung. Zumindest einer der Eingangsbits m oder t-invertiert muß ein logisches "1"-Signal sein, so daß Referenzpotential für den Inverter zur Verfügung steht. Wenn beide Bits logische "0"-Signale sind, dann erhält der Inverter kein Referenz-Potential und der Signalpfad 33 ist isoliert von dem Eingangsanschluß 31. Wenn also m und t- invertiert gleich sind, ist der Signalpfad 33 isoliert von dem Eingangsanschluß 31 und wenn sie unterschiedlich sind, führt der Signalpfad 33 ein Signal, das das logisch invertierte des Borrow-Eingangssignals (BIN) am Borrow- Eingangsanschluß 31 ist.
• Wie oben beschrieben, wird bei Gleichheit von m und t-invertiert der Signalpfad 33 isoliert von dem Borrow-Eingangsanschluß 31. Wenn beide Signale m und t- invertiert logische "0"-Signale sind, dann sind die MOS-Transistoren Q7 und Q8 beide konditioniert, um leitfähig zu sein, und die MOS-Transistoren Q9 und Q10 sind beide konditioniert, um nicht Ieitfähig zu sein. Der Signalpfad 33 ist gekoppelt an die Versorgungspotential-Quelie VDD und demzufolge erzeugt er ein logisches "1"-Signal. Wenn beide Signale m und t-invertiert logische "1"-Signale sind, dann sind die MOS-Transistoren Q7 und Q8 beide konditioniert, nicht-leitend zu sein und die MOS-Transistoren Q9 und Q10 sind konditioniert, zu leiten. Der Signalpfad 33 ist gekoppelt an das Referenzpotential (Masse) und erzeugt demzufolge ein logisches "0"-Signal.
• Die MOS-Transistoren Q11 und Q12 bilden in Kombination einen Inverter. Der Signalpfad 33 liefert ein Signal an den Eingangsanschluß des Inverters und der Ausgangsanschluß liefert ein Borrow-Ausgangssignal (BOUT) zum Ausgangsanschluß 35 des Komparator-Bit-Slices.
• Zusammengefaßt sind drei Situationen möglich. Erstens, wenn m und t-invertiert beide logische "0"-Signale sind (d.h. m ist ein logisches "0"-Signal und t ist ein logisches "1"-Signal, d.h. m(t), dann ist das binäre Ausgangssignal (BOUT) ein logisches "0"-Signal. Zweitens, wenn m und t-invertiert beide logische "1"-Signale sind (d.h. m ist ein logisches "1"-Signal und t ist ein logisches "0"-Signal, d.h. m> t), dann ist das binäre Ausgangssignal (BOUT) ein logisches "1"-Signal. Drittens, wenn m nicht gleich t-invertiert ist (d.h. m ist gleich zu t d.h. m=t), dann ist das binäre Ausgangssignal (BOUT) gleich dem binären Eingangssignal (BIN).

Claims (2)

1. Multibit-Digital-Schwellenwertkomparator, enthaltend: ein Vergleichermittel; eine Quelle (M) eines Multibit-Digital-Eingangssignals; eine Quelle (T) eines Schwellenwertsignals;

- wobei das Komparatormittel (30') nur Borrow/Carry-Stufen (34&sub0;-34&sub7;) beinhaltet, die in ihrer Anzahl den Bits in dem Multibit-Eingangssignal entsprechen, wobei jede Stufe nur Borrowlcarry-Eingänge (B in) und -Ausgänge (B out) und einen ersten (m) und einen zweiten Eingangsanschluß (invertiertes t; tinv) hat, und wobei jede Stufe Ausgangssignale in Übereinstimmung mit Eingangssignalen nur gemäß der folgenden Tabelle bereitstellt: B in B out

- wobei die jeweiligen Borrow/Carry-Eingänge (B in) und -Ausgänge (B out) der Stufen (34&sub0;-34&sub7;) in einer Weitergabe-Kette (Daisy-Chain) verbunden sind, wobei der Borrow/Carry-Ausgangsanschluß (B out;39) der letzten Stufe (MSB) der Daisy-Chain das Vergleichssignal bereitstellt und der Borrowlcarry-Eingangsanschluß (B in) der ersten Stufe (LSB) der Daisy- Cham an ein vorbestimmtes Potential gekoppelt ist, wobei das geringstwertige Bit bis zum höchstwertigsten Bit des Eingangssignals (M) direkt zu jeweiligen ersten Bit-Eingangsanschlüssen (m) der jeweiligen ersten bis letzten Borrow/Carry-Stufe gekoppelt ist und wobei das geringstwertigste bis zum höchstwertigsten Bit des Schwellensignals (T) direkt an jeweilige zweite Bit-Eingangsanschlüsse (invertiertes t) der jeweils ersten bis letzten Borrow/Carry-Stufe gekoppelt ist; dadurch gekennzeichnet, daß jedes Komparatormittel (30') enthält:

- ersten (Q1) und zweiten (Q2) MOS-Transistor eines ersten Leitfähigkeitstyps und dritten (Q3) und vierten (Q4) MOS-Transistor eines zweiten Leitfähigkeitstyps mit jeweiligem Source-Drain-Pfad, die in Serie zwischen eine Quelle eines Signals (VDD) mit einem ersten Zustand (logisch 1) und eine Quelle eines Signals mit einem zweiten Zustand (logisch 0) gekoppelt sind, und mit jeweiliger Gate-Elektrode;

- einen fünften (Q5) MOS-Transistor des ersten Leitfähigkeitstyps mit einem Source-Drain-Pfad, der parallel zu dem Source-Drain-Pfad des ersten MOS-Transistors gekoppelt ist, und mit einer Gate-Elektrode;

- einen sechsten (Q6) MOS-Transistor des zweiten Leitfähigkeitstyps mit einem Source-Drain-Pfad, der parallel zu dem Source-Drain-Pfad des vierten (Q4) MOS-Transistors gekoppelt ist, und mit einer Gate-Elektrode;

- ein erstes Mittel zum Koppeln des Erstbit-Eingangsanschlusses (m) an die Gate-Elektroden des ersten (Q1) und vierten (Q4) MOS-Transistors;

- ein zweites Mittel zum Koppeln des Zweitbit-Eingangsanschlusses (invertiertes t) zu den Gate-Elektroden des fünften (Q5) und sechsten (Q6) MOS-Transistors;

- ein drittes Mittel zum Koppeln des Borrowlcarry-Eingangsanschlusses (BIN) zu den Gate-Elektroden des zweiten (Q2) und dritten (Q3) MOS- Transistors;

- ein Invertermittel zum Koppeln der Verbindung der Source-Drain-Pfade des zweiten und dritten MOS-Transistors zu dem Carry- Ausgangsanschluß;

- einen siebten (Q7) und achten (Q8) MOS-Transistor des ersten Leitfähigkeitstyps mit jeweiligem Source-Drain-Pfad, die zwischen die Quelle eines Signals mit dem ersten Zustand und den Eingang des Inverters gekoppelt sind, und jeweils eine Gate-Elektrode aufweisen;

- ein Mittel zum Koppeln des Erstbit-Eingangsanschlusses (m) an die Gate- Elektrode des siebten (Q7) MOS-Transistors;

- ein Mittel zum Koppeln des Zweitbit-Eingangsanschlusses (invertiertes t) an die Gate-Elektrode des achten (Q8) MOS-Transistors;

- neunten (Q9) und zehnten (Q10) MOS-Transistor des zweiten Leiffähigkeitstyps mit jeweiligem Source-Drain-Pfad, der zwischen die Quelle eines Signals mit dem zweiten Zustand und den Eingang des Inverters gekoppelt ist, und mit jeweiliger Gate-Elektrode;

- ein Mittel zum Koppeln des Erstbit-Eingangsanschlusses (m) an die Gate- Elektrode des zehnten (Q10) MOS-Transistors; und

- ein Mittel zum Koppeln des Zweitbit-Eingangsanschlusses (invertiertes t) an die Gate-Elektrode des neunten (Q9) MOS-Transistors.

2. Multibit-Komparator nach Anspruch 1, bei dem das Multibit-Digital- Eingangssignal (M) ein Polaritätsbit enthält, weiter enthaltend:

- mehrere Zwei-Eingangs-Exklusiv-ODER-Gatter mit jeweiligem ersten Eingangsanschluß, der auf das Polaritätsbit des Signals (M) anspricht, und mit jeweiligem zweiten Eingangsanschluß, der auf jeweilige Bitwerte des Signals (M) anspricht, und mit jeweiligem Ausgangsanschluß, der an einen jeweiligen ersten Bit-Eingangsanschluß der Borrow/Carry-Stufen angeschlossen ist; und

- ein Mittel zum Koppeln des Polaritätsbits des Signals (M) an den Borrowlcarry-Eingangsanschluß der ersten Stufe (LSB) der Daisy-Chain als das vorbestimmte Potential.