JPS62128331A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS62128331A JPS62128331A JP26883685A JP26883685A JPS62128331A JP S62128331 A JPS62128331 A JP S62128331A JP 26883685 A JP26883685 A JP 26883685A JP 26883685 A JP26883685 A JP 26883685A JP S62128331 A JPS62128331 A JP S62128331A
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- 230000000694 effects Effects 0.000 description 4
- 238000010606 normalization Methods 0.000 description 4
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- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
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- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に浮動小数点データの
比較手段に関する。
比較手段に関する。
多くの情報処理装置において、浮動小数点データが定義
され、その四則演算を実行することができる。第２図に
浮動小数点データの形式の一例を示す、この図におい°
ζ、仮数部は最上位＋１１の左に小数点がある６桁の１
６進小数、指数部は７ビノトの符号なし整数、符号ビッ
トは仮数の符号を示す。
され、その四則演算を実行することができる。第２図に
浮動小数点データの形式の一例を示す、この図におい°
ζ、仮数部は最上位＋１１の左に小数点がある６桁の１
６進小数、指数部は７ビノトの符号なし整数、符号ビッ
トは仮数の符号を示す。
仮数部９指数部、符号ビットの表す数値をそれぞれＭ、
Ｅ、Ｓとするとき、この浮動小数点データの表す数値は
下記の通りである。
Ｅ、Ｓとするとき、この浮動小数点データの表す数値は
下記の通りである。
Ｍ Ｘ １５ （！−６４１ ×（−１）３上記のよう
な数値の表示法において、仮数部の有効桁が６桁未満の
場合には、その表示法に任意性があるが、演算精度を保
ち、また演算結果の表示を一義的にするために“正規化
された表示”が定義される。すなわち、仮数部がゼロで
はなく、その最上位桁がゼロであるような場合は、仮数
部最上位桁がゼロでなくなるまで仮数部を左へ桁送りし
、桁送りされた術数たり指数部を残少しだ表示をもって
“正規化された表示”とする。また仮数部がゼロである
場合は、指数部および符号ビットがゼロである表示をも
って”正規化されたゼロの表示”とする。なお、演算結
果をこのような正規化された表示にすることを演算後正
規化と呼ぶ。
な数値の表示法において、仮数部の有効桁が６桁未満の
場合には、その表示法に任意性があるが、演算精度を保
ち、また演算結果の表示を一義的にするために“正規化
された表示”が定義される。すなわち、仮数部がゼロで
はなく、その最上位桁がゼロであるような場合は、仮数
部最上位桁がゼロでなくなるまで仮数部を左へ桁送りし
、桁送りされた術数たり指数部を残少しだ表示をもって
“正規化された表示”とする。また仮数部がゼロである
場合は、指数部および符号ビットがゼロである表示をも
って”正規化されたゼロの表示”とする。なお、演算結
果をこのような正規化された表示にすることを演算後正
規化と呼ぶ。
浮動小数点データの加減算は以下のように行なわれる。
ｌ）減算の場合には減数の符号を反転する。
２） 二数の指数部を比較する。
３） 二数の指数部に差があれば、小なる指数部に対応
する仮数部を右へ指送りすると同時に指数部を増加し、
二数の指数部を等しくする（仮数部の桁送りによって下
位の有効１１ｉが失われ得るが、１桁だりは保護桁に入
れ、ｌｊＪ算後正規化の後に保護１ｊを切り捨てる）。
する仮数部を右へ指送りすると同時に指数部を増加し、
二数の指数部を等しくする（仮数部の桁送りによって下
位の有効１１ｉが失われ得るが、１桁だりは保護桁に入
れ、ｌｊＪ算後正規化の後に保護１ｊを切り捨てる）。
４）符号を考慮に入れて仮数部の加減算を行ない、被加
数／被減数の符号を結果の符号とする。
数／被減数の符号を結果の符号とする。
５） 仮数部の加算によって桁あぶれが起これば、仮数
部を右へ１桁だけ桁送りし、指数部をｌだけ増加する。
部を右へ１桁だけ桁送りし、指数部をｌだけ増加する。
仮数部の減算によって結果が負になれば、仮数部の補数
を求め、結果の符号を反転する。さらに必要ならば演算
後正規化を行なう。
を求め、結果の符号を反転する。さらに必要ならば演算
後正規化を行なう。
二つの浮動小数点データの大小関係はそれらの減算結果
の正負によって決定されるので、比較の操作は、減算の
操作から仮数部桁あぶれの処理、仮数部が負となった場
合の補数化処理、および演算後正規化処理を除いたもの
となる。
の正負によって決定されるので、比較の操作は、減算の
操作から仮数部桁あぶれの処理、仮数部が負となった場
合の補数化処理、および演算後正規化処理を除いたもの
となる。
しかし、比較すべきデータの指数部が異なり、大なる指
数部を有するデータの仮数部最上位桁がゼロでなければ
、その絶対値が他方のデータの絶対値より大きいことは
明らかであり、桁合わせ後の仮数部の比較結果によらず
、その仮数部の符号によって直ちに２数の大小関係を決
定できる。すなわち、浮動４．数点データの比較におい
て桁合わせ動作が必要なのは、二数の指数部が異なり、
かつ大なる指数部に対応する仮数部の最上位桁がゼロで
ある場合のみであり、また正規化されたゼロの指数部が
他方のデータの指数部より大きいことはないので、正規
化されたデータの比較において桁合わせ動作は不要であ
る。然るに、従来に暑いては前述したように一律に桁合
わせ後の仮数部の比較結果から２数の大小関係を決定し
ており、処理を高速に行なうことが出来ないという欠点
があった。
数部を有するデータの仮数部最上位桁がゼロでなければ
、その絶対値が他方のデータの絶対値より大きいことは
明らかであり、桁合わせ後の仮数部の比較結果によらず
、その仮数部の符号によって直ちに２数の大小関係を決
定できる。すなわち、浮動４．数点データの比較におい
て桁合わせ動作が必要なのは、二数の指数部が異なり、
かつ大なる指数部に対応する仮数部の最上位桁がゼロで
ある場合のみであり、また正規化されたゼロの指数部が
他方のデータの指数部より大きいことはないので、正規
化されたデータの比較において桁合わせ動作は不要であ
る。然るに、従来に暑いては前述したように一律に桁合
わせ後の仮数部の比較結果から２数の大小関係を決定し
ており、処理を高速に行なうことが出来ないという欠点
があった。
本発明はこのような従来の欠点を解決したもので、その
目的は浮動小数点データの大小判定を高速に行ない得る
ようにすることにある。
目的は浮動小数点データの大小判定を高速に行ない得る
ようにすることにある。
本発明は上記目的を達成するために、指数部と仮数部と
仮数の符号とから構成される浮動小数点データを取り扱
う情報処理装置において、二つの指数部を比較する手段
と、 仮数部の最上位桁がゼロであるか否かを判定する手段と
、 二つの浮動小数点データの大小関係を判定するにあたっ
て、二つのデータの指数部が異なり且つ大なる指数部に
対応する仮数部の最上位桁がゼロでない場合には、仮数
部の桁合わせ後の比較結果によらず、指数部の大小関係
と大なる指数部に対応する仮数の符号とによって、二つ
のデータの大小関係を判定する手段とから構成される。
仮数の符号とから構成される浮動小数点データを取り扱
う情報処理装置において、二つの指数部を比較する手段
と、 仮数部の最上位桁がゼロであるか否かを判定する手段と
、 二つの浮動小数点データの大小関係を判定するにあたっ
て、二つのデータの指数部が異なり且つ大なる指数部に
対応する仮数部の最上位桁がゼロでない場合には、仮数
部の桁合わせ後の比較結果によらず、指数部の大小関係
と大なる指数部に対応する仮数の符号とによって、二つ
のデータの大小関係を判定する手段とから構成される。
本発明の情報処理装置では、二つの浮動小数点データの
大小関係を判定するにあたり、両者の指数部が異なり、
かつ大なる指数部を有するデータが正規化された表示で
ある場合即ちその仮数部の最上位桁がゼロでない場合に
は、その仮数部の符号によって直らに大小関係が決定さ
れ、その他の場合にのみ桁合わせ後の仮数部の比較結果
によって大小関係が決定されるので、浮動小数点データ
の比較操作を高速に行なうことができる。
大小関係を判定するにあたり、両者の指数部が異なり、
かつ大なる指数部を有するデータが正規化された表示で
ある場合即ちその仮数部の最上位桁がゼロでない場合に
は、その仮数部の符号によって直らに大小関係が決定さ
れ、その他の場合にのみ桁合わせ後の仮数部の比較結果
によって大小関係が決定されるので、浮動小数点データ
の比較操作を高速に行なうことができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例である情報処理装置の浮動小数
点データ演算回路であり、マイクロプログラムによって
制御される（乗除算のみに使用する回路についζは、本
発明に関係しないので図示は省略しである）、、データ
・ハス１０は図示しない浮動小数点データ・レジスタお
よび主記憶データ・レジスタと本浮動小数点データ演算
回路とを接続している。Ｓ入レジスタ２１およびＳ［３
レジスタ２２は各１ビツトのレジスタであって、ＳΔ入
レジスタＩは符号演算器２０の出力、ＳＢレジスタ２２
はデータ・バス１０上の符号ビットを入力とし、両しジ
スク２１．２２の出力は符号演算器２０の入力となって
いる。また、Ｓ入レジスタ２１の内容はデータ・バス１
０に出力できるとともに、図示しないマイクロプログラ
ム分岐判定回路においてマイクロプログラムで判定でき
る。ＥＡ入レジスタ１およびＥＢレジスタ３２は各８ビ
ツトのレジスタであって、ＥＡ入レジスタ１は指数演算
器３０の出力、ＥＢレジスタ３２はデータ・ハス１０上
の指数部を入力とし、両レジスタ３１．３２の出力は指
数演算器３０の入力となっている。また、ＥＡ入レジス
タ１の内容はデータ・バス１０に出力でき、さらにＥΔ
入レジスタ１の内容がゼロであることを示ずＥへＺ信号
３３と、負であることを示すＥＡＳｌｉ号３４はマイク
ロプログラムで判定できる。Ｍ△入レジスタ１およびＭ
Ｂレジスタ４２は各３２ビツトのレジスタであって、Ｍ
Ａ入レジスタ１は仮数／３ｉｉ算器４０の出力、ＭＢレ
ジスタ４２はデータ・ハス１０上の仮数部を入力とし、
両レジスタ４１．４２の出力は仮数演算器４０の入力と
なっている。またＭＡ入レジスタ１の内容はデータ・バ
ス１０に出力でき、さらに両レジスタ４１．４２の左か
ら３桁目（第９ビツトから第１２ビツトまで）がゼロで
ないことを示すＭＡＮ信号４３とＭＢＮ信号４４はマイ
クロプログラムで判定できる。桁送り回路５０はＭＡ入
レジスタ１あるいはＭＢレジスタ４２の内容を左右に１
桁（４ビツト）ずつ桁送りすることができる。条件コー
ド回路６０は、ＳＢレジスタ２２の内容と、仮数演算器
４０の出力がゼロであることを示すＭＦＺ信号４５と、
同出力が負であることを示すＭＦＳ信号４６を人力とし
て、ソフトウェアで判定可能な２ビツトの条件コード（
ＣＣ）を設定する。
点データ演算回路であり、マイクロプログラムによって
制御される（乗除算のみに使用する回路についζは、本
発明に関係しないので図示は省略しである）、、データ
・ハス１０は図示しない浮動小数点データ・レジスタお
よび主記憶データ・レジスタと本浮動小数点データ演算
回路とを接続している。Ｓ入レジスタ２１およびＳ［３
レジスタ２２は各１ビツトのレジスタであって、ＳΔ入
レジスタＩは符号演算器２０の出力、ＳＢレジスタ２２
はデータ・バス１０上の符号ビットを入力とし、両しジ
スク２１．２２の出力は符号演算器２０の入力となって
いる。また、Ｓ入レジスタ２１の内容はデータ・バス１
０に出力できるとともに、図示しないマイクロプログラ
ム分岐判定回路においてマイクロプログラムで判定でき
る。ＥＡ入レジスタ１およびＥＢレジスタ３２は各８ビ
ツトのレジスタであって、ＥＡ入レジスタ１は指数演算
器３０の出力、ＥＢレジスタ３２はデータ・ハス１０上
の指数部を入力とし、両レジスタ３１．３２の出力は指
数演算器３０の入力となっている。また、ＥＡ入レジス
タ１の内容はデータ・バス１０に出力でき、さらにＥΔ
入レジスタ１の内容がゼロであることを示ずＥへＺ信号
３３と、負であることを示すＥＡＳｌｉ号３４はマイク
ロプログラムで判定できる。Ｍ△入レジスタ１およびＭ
Ｂレジスタ４２は各３２ビツトのレジスタであって、Ｍ
Ａ入レジスタ１は仮数／３ｉｉ算器４０の出力、ＭＢレ
ジスタ４２はデータ・ハス１０上の仮数部を入力とし、
両レジスタ４１．４２の出力は仮数演算器４０の入力と
なっている。またＭＡ入レジスタ１の内容はデータ・バ
ス１０に出力でき、さらに両レジスタ４１．４２の左か
ら３桁目（第９ビツトから第１２ビツトまで）がゼロで
ないことを示すＭＡＮ信号４３とＭＢＮ信号４４はマイ
クロプログラムで判定できる。桁送り回路５０はＭＡ入
レジスタ１あるいはＭＢレジスタ４２の内容を左右に１
桁（４ビツト）ずつ桁送りすることができる。条件コー
ド回路６０は、ＳＢレジスタ２２の内容と、仮数演算器
４０の出力がゼロであることを示すＭＦＺ信号４５と、
同出力が負であることを示すＭＦＳ信号４６を人力とし
て、ソフトウェアで判定可能な２ビツトの条件コード（
ＣＣ）を設定する。
第２財は実施例の情報処理装置において取り扱われる浮
動小数点データの形式を示す。このような浮動小数点デ
ータに関する比較命令の動作は、第１オペランドから第
２オペランドを減算したときの結果によって両オペラン
ドの大小関係を決定し、これを２ビ、トの条件コード（
ＣＣ）に下記のように反映することである。
動小数点データの形式を示す。このような浮動小数点デ
ータに関する比較命令の動作は、第１オペランドから第
２オペランドを減算したときの結果によって両オペラン
ドの大小関係を決定し、これを２ビ、トの条件コード（
ＣＣ）に下記のように反映することである。
（第１オペランド）＝（第２オペランド）・・・ ＣＣ
−００ （第１オペランド）〈（第２オペランド）・・・ ＣＣ
←Ｏ１ （第１オペランド）〉（第２オペランド）・・・ ＣＣ
−１０ 第３図は実施例の情報処理装置において、浮動小数点デ
ータ比較命令を実行するマイク（コブログラムのフロー
チャートである。図中のａ＝ｈ、ｊ〜ｎはマイクロプロ
グラムの各ステップに対応し、各ステップを表す枠の上
段はそのマイクロステップで実行される動作、下段は次
のマイクロステ・２プが条件付で選ばれる時にテストさ
れる信号を示す（下段の信号が上段の動作の影響を受け
る場合には、上段の動作実行前の状態がテストされる）
。
−００ （第１オペランド）〈（第２オペランド）・・・ ＣＣ
←Ｏ１ （第１オペランド）〉（第２オペランド）・・・ ＣＣ
−１０ 第３図は実施例の情報処理装置において、浮動小数点デ
ータ比較命令を実行するマイク（コブログラムのフロー
チャートである。図中のａ＝ｈ、ｊ〜ｎはマイクロプロ
グラムの各ステップに対応し、各ステップを表す枠の上
段はそのマイクロステップで実行される動作、下段は次
のマイクロステ・２プが条件付で選ばれる時にテストさ
れる信号を示す（下段の信号が上段の動作の影響を受け
る場合には、上段の動作実行前の状態がテストされる）
。
また、第３図および以下の説明において、Ｓｉ。
Ｉ’：ｉ、Ｍｉはそれぞれ第１オペランドの符号ビット
指数部、仮数部を示す。以下、本実施例の動作を説明す
る。
指数部、仮数部を示す。以下、本実施例の動作を説明す
る。
ｌ）指数部の比較
・ステップａ
データ・バスｌＯから第１オペランドの符号ピッ１−３
１．指数部ＥＩ、仮数部ＭｌがＳＢレジスタ２２．Ｅ［
３レジスタ３２．ＭＢレジスタ４２にロードされる（右
詰めで、上位にはゼロをつけて）。
１．指数部ＥＩ、仮数部ＭｌがＳＢレジスタ２２．Ｅ［
３レジスタ３２．ＭＢレジスタ４２にロードされる（右
詰めで、上位にはゼロをつけて）。
・ステップｂ
ＳＢレジスタ２２．ＥＢレジスタ３２．ＭＢレジスタ４
２の内容が、演算器２０．３０．４０を経てＳＡ入レジ
スタ１．ＥＡ入レジスタ１． ＭＡ入レジスタ１に転送
され、あらためてデータ・バスｌＯから第２オペランド
の符号の符号とノＩ−３２、指数部Ｅ２．仮数部Ｍ２が
ＳＢレジスタ２２、Ｅ Ｂレジスタ３２．ＭＢレジスタ
４２にロードされる。ただし、符号ビットＳ２はデータ
・バスｌＯからのロード時に反転される（Ｓ２）。
２の内容が、演算器２０．３０．４０を経てＳＡ入レジ
スタ１．ＥＡ入レジスタ１． ＭＡ入レジスタ１に転送
され、あらためてデータ・バスｌＯから第２オペランド
の符号の符号とノＩ−３２、指数部Ｅ２．仮数部Ｍ２が
ＳＢレジスタ２２、Ｅ Ｂレジスタ３２．ＭＢレジスタ
４２にロードされる。ただし、符号ビットＳ２はデータ
・バスｌＯからのロード時に反転される（Ｓ２）。
・ステップＣ
符号ビットの比較結果（すなわちＳｌとｇ７の排他的論
理和）がＳＡ入レジスタ１に、指数部の比較結果（すな
わらＥｌ−Ｅ２）がＥ入レジスタ３１にロードされる。
理和）がＳＡ入レジスタ１に、指数部の比較結果（すな
わらＥｌ−Ｅ２）がＥ入レジスタ３１にロードされる。
・ステップｄ
’ ＥＡＺ信号とＥＡＳ信号（すなわらＥｌとＥ２の
大小関係）がテストされる。
大小関係）がテストされる。
２）Ｅｌ＞Ｅ２の場合
・ステップｅ
［’、 Ｉ ＞ Ｅ ２の場合、ステップｄの次にこの
ステップが実行される。データ・バス１０から第１オペ
ランドの符号ビットＳｌ、指数部ＥｌがＳＢレジスタ２
２．２Ｂレジスタ３２にロードされ、ＭＡＮ信号（すな
わち第１オペランドが正規化されていることを示す信号
）がテストされる。
ステップが実行される。データ・バス１０から第１オペ
ランドの符号ビットＳｌ、指数部ＥｌがＳＢレジスタ２
２．２Ｂレジスタ３２にロードされ、ＭＡＮ信号（すな
わち第１オペランドが正規化されていることを示す信号
）がテストされる。
また、次に行われる可能性のある桁合わせ動作にそなえ
て、ＥＡ入レジスタ１が１だけ減少される。
て、ＥＡ入レジスタ１が１だけ減少される。
・ステップｆ
Ｅｌ＞Ｅ２でかつ第１オペランドが正規化されている場
合、ステップｅの次にこのステップが実行され、ＳＢレ
ジスタ２２の内容（ずなわらＳｌ）によって条件コード
ＣＣが下記のように設定される。
合、ステップｅの次にこのステップが実行され、ＳＢレ
ジスタ２２の内容（ずなわらＳｌ）によって条件コード
ＣＣが下記のように設定される。
ＣＣの第１ビツト ← ５１３
ＣＣの第２ビツト １−５ｒ３
・ステップｇ
［’、Ｉ＞Ｅ２でかつ第１オペランドが正規化されてい
ない場１合、ステップｅの次にこのステップが実行され
゛る。Ｍ入レジスタ４１の内容（ずなわちＭｌ）が′左
に１桁だけ桁送りされる（相対的にＭＢレジスタ４２が
右へ桁送りされたことになり、ＭＢレジスクイ２の最下
位桁は保護Ｊｉｔの役目を果たす）二ＥＡＺ信号（すな
わち１１１合わせ終了を示ず信″号）がテストされ、さ
らにＥＡ入レジスタ１が警だけ減少される。
ない場１合、ステップｅの次にこのステップが実行され
゛る。Ｍ入レジスタ４１の内容（ずなわちＭｌ）が′左
に１桁だけ桁送りされる（相対的にＭＢレジスタ４２が
右へ桁送りされたことになり、ＭＢレジスクイ２の最下
位桁は保護Ｊｉｔの役目を果たす）二ＥＡＺ信号（すな
わち１１１合わせ終了を示ず信″号）がテストされ、さ
らにＥＡ入レジスタ１が警だけ減少される。
・ステップｈ・１．。
桁合わせが終了しなければ、このステップが実行され、
ＭＢレジスタ４２の内容（すなわちＭｌ）が右へ１桁だ
け折送りされる。ＥＡＺ信号のテストとＥＡ入レジスタ
１の内容の減少が行われ、桁合わせが終了するまでこの
ステップが繰返される。
ＭＢレジスタ４２の内容（すなわちＭｌ）が右へ１桁だ
け折送りされる。ＥＡＺ信号のテストとＥＡ入レジスタ
１の内容の減少が行われ、桁合わせが終了するまでこの
ステップが繰返される。
・ステップｊ
桁合わせが終了すると、このステップが実行され、Ｓ入
レジスタ２１の内容（すなわらＳｌΦ５２）がテストさ
れる。
レジスタ２１の内容（すなわらＳｌΦ５２）がテストさ
れる。
・ステップｋ
Ｓ１≠３２の場合にこのステップが実行される。仮数演
算器４０でＭＡ入レジスタ１の内容とＭＢレジスタ４２
の内容との加算値が計算され、その出力（ずなわら桁合
わせ後のＭｌ＋Ｍ２）とＳＢレジスタ２２の内容（すな
わちＳｌ）によって条件コードＣＣが下記のように設定
される。
算器４０でＭＡ入レジスタ１の内容とＭＢレジスタ４２
の内容との加算値が計算され、その出力（ずなわら桁合
わせ後のＭｌ＋Ｍ２）とＳＢレジスタ２２の内容（すな
わちＳｌ）によって条件コードＣＣが下記のように設定
される。
ＣＣの第１ビット−（丁■ΦＭＦＳ） ・「丁７ＣＣ
（７）第２ピツ）＝ （Ｓｒ３Ｇ）ＭＦＳ） ・ＭＦ
Ｚ・ステップβ ５１＝３２の場合にこのステップが実行される。仮数演
算器４０でＭＡ入レジスタ１の内容からＭＢレジスタ４
２の内容を減算する計算がおこなわれ、その出力（すな
わち桁合わせ後のＭｌ−Ｍｌ）とＳＢレジスタ２２の内
容（すなわらＳｌ）によって条件コーＦＣＣがステップ
にと同様に設定される。
（７）第２ピツ）＝ （Ｓｒ３Ｇ）ＭＦＳ） ・ＭＦ
Ｚ・ステップβ ５１＝３２の場合にこのステップが実行される。仮数演
算器４０でＭＡ入レジスタ１の内容からＭＢレジスタ４
２の内容を減算する計算がおこなわれ、その出力（すな
わち桁合わせ後のＭｌ−Ｍｌ）とＳＢレジスタ２２の内
容（すなわらＳｌ）によって条件コーＦＣＣがステップ
にと同様に設定される。
３） Ｅ ｌ ＜ Ｅ ２の場合
・ステップｍ
Ｅｌ＜Ｅ２の場合、ステップｄの次にこのステップが実
行される。ＭＢレジスタ４２の内容（Ｍｌ）が演算器４
０を経てＭＡレジスタ旧に転送され、ＭＢレジスタ４２
にはあらためて第１オペランドの仮数部がデータ・バス
ＩＯからロードされる。ＭＢＮ信号（すなわら第２オペ
ランドが正規化されていることを示す信号）がテストさ
れ、また、次に行われる可能性のある桁合わ・仕動作に
そなえて、ＥＡ入レジスタＩの内容が反中云されるくず
なわら、Ｅへ＝Ｅ２−Ｅｌ−１となる）。
行される。ＭＢレジスタ４２の内容（Ｍｌ）が演算器４
０を経てＭＡレジスタ旧に転送され、ＭＢレジスタ４２
にはあらためて第１オペランドの仮数部がデータ・バス
ＩＯからロードされる。ＭＢＮ信号（すなわら第２オペ
ランドが正規化されていることを示す信号）がテストさ
れ、また、次に行われる可能性のある桁合わ・仕動作に
そなえて、ＥＡ入レジスタＩの内容が反中云されるくず
なわら、Ｅへ＝Ｅ２−Ｅｌ−１となる）。
・ステップｒ
Ｅｌ＜Ｅ２でかつ第２オペランドが正規化されている場
合、ステップｍの次にこのステップが実行され、ＳＢレ
ジスタ２２の内容（すなわらＳ２）によって条件コード
ＣＣがセントされる。
合、ステップｍの次にこのステップが実行され、ＳＢレ
ジスタ２２の内容（すなわらＳ２）によって条件コード
ＣＣがセントされる。
・ステップＢ−ａ
Ｅｌ＜Ｅ２かつ第２オペランドが正規化されていない場
合、ステップｍの次にこれらのステップが実行される。
合、ステップｍの次にこれらのステップが実行される。
Ｅｌ＞Ｅ２の場合と同じく、ステップｇでのＭ２の左指
送り、ステップｈでのＭ＋の右桁送りにより、ｔｆｉ合
わせが行われる。
送り、ステップｈでのＭ＋の右桁送りにより、ｔｆｉ合
わせが行われる。
Ｉｊ合わせが終了すると、ステップにあるいはｌでＭ２
±Ｍｌが実行され、その結果とＳＢレジスタ２２の内容
（すなわち丁７）によって条件コードＣＣがセットされ
る。
±Ｍｌが実行され、その結果とＳＢレジスタ２２の内容
（すなわち丁７）によって条件コードＣＣがセットされ
る。
４） Ｅ１＝Ｅ２の場合
・ステップｎ
Ｅ１＝Ｅ２の場合、ステップｄの次にこのステップが実
行される。データ・バス１０から第１オペランドの符号
ビットＳｔがロードされ、ＳＡ入レジスタ１の内容（ず
なわら５ｔＯ３２）がテストされる。
行される。データ・バス１０から第１オペランドの符号
ビットＳｔがロードされ、ＳＡ入レジスタ１の内容（ず
なわら５ｔＯ３２）がテストされる。
・ステップｋまたは１
Ｅ１＝Ｅ２の場合、ステップｎの次にこのステップが実
行される。Ｅ Ｉ ＞Ｅ２の場合の桁合わせ終了後の動
作と同様である。
行される。Ｅ Ｉ ＞Ｅ２の場合の桁合わせ終了後の動
作と同様である。
以上説明したように本発明は浮動小数点データの比較に
おいて、正規化されたデータについては桁合わせ動作な
しに大小関係を判定することにより、浮動小数点データ
の大小判定動作を高速化することができる効果かある。
おいて、正規化されたデータについては桁合わせ動作な
しに大小関係を判定することにより、浮動小数点データ
の大小判定動作を高速化することができる効果かある。
第１図は本発明の実施例である情報処理装置の浮動小数
点データ演算回路のブロック図、第２図は浮動小数点デ
ータのデータ形式を示す図および、 第３図は浮動小数点データ比較命令を実行するマイクロ
プログラムの流れ図である。 図において、１０はデータ・バス、２０は符号演算器、
２１はＳ入レジスタ、２２はＳＢレジスタ、３０は指数
演算器、３１はＥＡ入レジスタ３２はＥＢレジスタ、３
３はＥＡＺ信号、３４はＥＡＳ信号、４ｏは仮数演算器
、４１はＭ入レジスタ、４２はＭＢレジスタ、４３はＭ
ＡＮ信号、４４はＭＢＮ信号、４５はＭＦＺ信号、４６
はＭＦＳ信号、５０は桁送り回路、６０は条件コード回
路である。
点データ演算回路のブロック図、第２図は浮動小数点デ
ータのデータ形式を示す図および、 第３図は浮動小数点データ比較命令を実行するマイクロ
プログラムの流れ図である。 図において、１０はデータ・バス、２０は符号演算器、
２１はＳ入レジスタ、２２はＳＢレジスタ、３０は指数
演算器、３１はＥＡ入レジスタ３２はＥＢレジスタ、３
３はＥＡＺ信号、３４はＥＡＳ信号、４ｏは仮数演算器
、４１はＭ入レジスタ、４２はＭＢレジスタ、４３はＭ
ＡＮ信号、４４はＭＢＮ信号、４５はＭＦＺ信号、４６
はＭＦＳ信号、５０は桁送り回路、６０は条件コード回
路である。
Claims (1)
- 【特許請求の範囲】 指数部と仮数部と仮数の符号とから構成される浮動小数
点データを取り扱う情報処理装置において、 二つの指数部を比較する手段と、 仮数部の最上位桁がゼロであるか否かを判定する手段と
、 二つの浮動小数点データの大小関係を判定するにあたっ
て、二つのデータの指数部が異なり且つ大なる指数部に
対応する仮数部の最上位桁がゼロでない場合には、仮数
部の桁合わせ後の比較結果によらず、指数部の大小関係
と大なる指数部に対応する仮数の符号とによって、二つ
のデータの大小関係を判定する手段とを具備したことを
特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26883685A JPS62128331A (ja) | 1985-11-29 | 1985-11-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26883685A JPS62128331A (ja) | 1985-11-29 | 1985-11-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128331A true JPS62128331A (ja) | 1987-06-10 |
Family
ID=17463937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26883685A Pending JPS62128331A (ja) | 1985-11-29 | 1985-11-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128331A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192829A (ja) * | 1987-10-02 | 1989-04-12 | Hitachi Ltd | 浮動小数点演算器 |
| JPH01279317A (ja) * | 1987-05-01 | 1989-11-09 | Rca Licensing Corp | 多ビットのディジタル閾値比較回路 |
| JPH0254333A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | 大小比較回路 |
| US5895840A (en) * | 1996-09-13 | 1999-04-20 | Denso Corporation | Vibration sensing device having slidable conductive member |
| JP2011090623A (ja) * | 2009-10-26 | 2011-05-06 | Nec Computertechno Ltd | 浮動小数点検索演算装置、浮動小数点検索演算方法及びプログラム |
-
1985
- 1985-11-29 JP JP26883685A patent/JPS62128331A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01279317A (ja) * | 1987-05-01 | 1989-11-09 | Rca Licensing Corp | 多ビットのディジタル閾値比較回路 |
| JPH0192829A (ja) * | 1987-10-02 | 1989-04-12 | Hitachi Ltd | 浮動小数点演算器 |
| JPH0254333A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | 大小比較回路 |
| US5895840A (en) * | 1996-09-13 | 1999-04-20 | Denso Corporation | Vibration sensing device having slidable conductive member |
| JP2011090623A (ja) * | 2009-10-26 | 2011-05-06 | Nec Computertechno Ltd | 浮動小数点検索演算装置、浮動小数点検索演算方法及びプログラム |
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