DE3854814T2

DE3854814T2 - Elektronisches gehäuse zum dichten packen, bestehend aus gestapelten unterbaugruppen

Info

Publication number: DE3854814T2
Application number: DE3854814T
Authority: DE
Inventors: Tiong Go
Original assignee: Irvine Sensors Corp
Current assignee: Irvine Sensors Corp
Priority date: 1987-01-05
Filing date: 1988-01-04
Publication date: 1996-05-15
Anticipated expiration: 2008-01-05
Also published as: EP0340241A1; EP0340241B1; EP0340241A4; ATE131994T1; JPH02501873A; DE3854814D1; US4764846A; WO1988005251A1; JP2664754B2

Description

HINTERGRUND DER ERFINDUNG

Die Erfindung betrifft hochdichte elektronische Packungen, die dazu in der Lage sind, eine größere elektronische Kapazität in einem gegebenen Raum einzubringen, oder den Raum, der für eine gegebene Menge an elektronischer Kapazität erforderlich ist, zu reduzieren. Derartige Packungen sind insbesondere für Computerspeicher, Steuerlogiken, arithmetische Einheiten und dergleichen nützlich.
Die elektronische Dichte wird mittels eines Aufbaus erreicht, bei dem integrierte Schaltungen tragende Chips (IC) gestapelt sind, um einen dreidimensionalen Aufbau zu bilden. Der gestapelte Aufbau hat (a) wenigstens eine Verbindungsebene, die dazu eingerichtet ist, elektrisch mit der äußeren Schaltung verbunden zu werden, und beinhaltet (b) weiterhin in seinem Volumen ein sehr ausgedehntes elektronisches System. Der Begriff "Verbindungsebene" (der in ähnlichen Anmeldungen als "Zugriffsebene" bezeichnet wird) bedeutet, daß elektrische Leitungen sich zu der Ebene des gestapelten Aufbaus des Chips erstrecken.
Eine gemeinsame Eigenschaft, die derartigen gestapelten IC's eigen ist, ist, daß die in der eingeschlossenen Schaltung erzeugte Wärme nicht ausreichend abgeleitet wird.
Bei verschiedenen früheren Anmeldungen und Patenten, die dem Anmelder dieser Anmeldung übertragen worden sind, wurden Stapel von Silizium-IC's vorgeschlagen. Eine dieser Anmeldungen ist die US-Anmeldung mit der Nr. 856 835, die am 25. April 1986 eingereicht worden ist, von demselben Erfinder wie der vorliegenden Anmeldung. Diese Anmeldung offenbart ein dreidimensionales Modul gestapelter Schichten oder Chips, wobei jede der Schichten IC-Schaltungen trägt, deren Leitungen sich zu einer gemeinsamen Verbindungsebene des Moduls erstrekken. Elektrisch leitfähige Kontakthöcker, die an der Zugriffsebene des Moduls angeordnet sind, sind mit elektrisch leitfähigen Kontakthöckern auf einem Trägersubstrat ausgerichtet und mit diesen verbunden, wodurch die Verbindung der Schaltung in den gestapelten Schichten mit der äußeren Verschaltung bewirkt wird.
Verschiedene Beschränkungen und Nachteile der früheren Entwicklungen haben zu der vorliegenden Erfindung geführt. Eine solche Beschränkung besteht darin, daß IC-Chips, wie Speicherchips, die üblicherweise als Standardprodukte (handelsübliche Produkte) von Lieferanten beschafft werden, abgewandelt werden müssen, um äußere Leitungen nur an einem Rand vorzusehen, anstatt an zwei Rändern bei jedem der Chips.
Das vielleicht schwierigste Problem, das sich ergibt, beruht auf den elektrisch leitfähigen Eigenschaften des Materials der gestapelten Chips, ausgenommen für solche Materialien wie Galliumarsenid und Saphir. Da die elektrischen Leitungen an der Verbindungsebene von dem Halbleitermaterial isoliert sein müssen, ist es erforderlich, ein Passivierungsmaterial auf die Verbindungsebene aufzubringen und sodann T-förmige elektrische Verbindungen durch Aufbringen einer Dünnfilmmetallisierung auf der Verbindungsebene zu schaffen.
Diese "T-Verbindungen" sind bruchanfällig und daher nicht sehr zuverlässig. In dem Fall eines Siliziumstapels hängt die Zuverlässigkeit der "T-Verbindungen" in einem hohen Maße von der Qualität der Passivierungsschicht ab. Ein anderes Problem betrifft den Epoxy- Kleber zwischen den Schichten, der auf verschiedene Weise schwierig ist. Schwankungen der Klebeschicht können beispielsweise während verschiedener Verarbeitungsschritte zu Problemen führen, der Klebstoff begrenzt weiter die Arbeitstemperatur des Stapels auf etwa 100ºC. Es beschränkt weiter die Wahl des Materials für die Verbindungshöcker (um einen Abbau des Klebstoffs und eine Passivierung aufgrund einer hohen Temperatur zu vermeiden). Neben dem Problem der "T-Verbindung" und dem Klebstoffproblem besteht weiter das Problem mit dem Flip-Chip-Verbinden (Kontakthöckerbonden) des gestapelten Chip-Moduls mit dem Substrat. Das Flip-Chip- Verbinden ist weniger zuverlässig als ein Verfahren zum Herstellen elektrischer Verbindungen nach anderen Verfahren, etwa dem TAB-Verbinden und dem Drahtverbinden. Insbesondere ist es bei einer Massenproduktion nicht sehr praktisch.
Eine andere Aufgabe der vorliegenden Erfindung betrifft die Wärmeübertragung insbesondere dann, wenn die IC's höhere Leistungsanforderungen haben. Obwohl Silizium geeignete Wärmeleitungseigenschaften hat, besteht dort noch die Möglichkeit von Überhitzungsproblemen in Siliziumstapeln. Das Wärmeableitungsproblem erscheint weiter als fast unüberwindlich (bei gestapelten Chip- Modulen), wenn nicht-wärmeleitende Chips aus einem Wärme schlecht leitenden Material wie Galliumarsenid (GaAs) verwendet werden.
Derartige Chips haben gegenüber Silizium gewisse Vorteile, einschließlich ihrer Fähigkeit, sehr viel schnellere Signale zu schaffen. Die Verwendung von GaAs-Einrichtungen bei höheren Geschwindigkeiten und Temperaturen kann jedoch in der Zukunft Packungsprobleme bewirken. Die Arbeitsgeschwindigkeit steigt in den Gigahertzbereich, die Chiptemperatur nimmt zu und die elektrischen und die Materialeigenschaften beginnen erheblich zu schwanken. Infolgedessen sind auch viele andere elektrische Eigenschaften betroffen: dies schließt eine Verzögerung des Fortschreitens des Signals, des Signalanstiegs und der charakteristischen Impedanz ein. Erfordernisse für eine innovative dichtere Packung, die diese Probleme überwindet, sind kritisch geworden. Es ist daher offenbar, daß besondere Temperaturrücksichtigen bezüglich der Packung von GaAs-Einrichtungen geschaffen werden müssen, um eine Verschlechterung ihrer Hochgeschwindigkeitseigenschaften zu vermeiden.
Das IBM Technical Disclosure Bulletin, Bd. 10, No. 7, Dezember 1967, Seiten 890 - 891, New York, USA, B. Agusta et al., "High-density Packaging of Monolithic Circuits", offenbart ein dichtes, IC-Chips beinhaltende Module mit einer Mehrzahl von Untermodulen mit Chips umgebenden Ausnehmungen und Chips tragenden Flächen, wobei die Flächen elektrische Leiter schaffen, die sich auf einem einen Leiter bildenden Rand des Moduls erstrecken. Die IC-Chips sind auf den die Chips tragenden Substrate montiert und sind elektrisch mit Leitern auf der Fläche verbunden. Jedes Chip ist innerhalb einer ein Chip umgebenden Höhlung angeordnet. Eine Mehrzahl derartiger Submodule sind aufeinander gestapelt, wobei sie voneinander durch einen Abstandhalter beabstandet sind, der einstückig mit dem das Chip tragenden Substrat ausgebildet sind. Die Anordnung ist an dem den Stapel tragenden Substrat befestigt, wobei die elektrischen Leiter mit den Verbindungen an dem die Verbindung schaffenden Rand jedes Moduls verbunden sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung schafft ein Verfahren zum Bilden einer hochdichten elektronischen Packung, nach Anspruch 1, und eine hochdichte elektronische Packung, wie sie in Anspruch 8 angegeben ist.
Die Erfindung verwendet ein "Bildrahmen"-Konzept, um die Verwendung von üblichen IC-Chips in einem gestapelten Modul zu erlauben. Jedes Chip ist in einer "Höhlung" angeordnet, die durch ein tragendes Substrat geschaffen wird und einen umgebenden Rahmen, der als ein Abstandhalter zwischen zwei Stützsubstraten wirkt. Der Abstandhalter kann entweder ein besonderes Element sein oder aber ein einstückiges Teil des tragenden Substrats.
Das Material, das verwendet wird, um sowohl die den Chip tragenden Substrate und die die Chips umgebenden Abstandsrahmen zu bilden, ist ein dielektrisches Material mit guten Wärmeleitungseigenschaften, etwa Berylliumoxid (BeO) für Hochleistungseinrichtungen, oder aber Aluminiumoxid (AlO) für Niederleistungsgeräte.
Nachdem die "Bildrahmen"-Schichten (jeweils bestehend aus einem Substrat, einem Rahmen und einem Chip) gestapelt und aneinander befestigt worden sind, wird der gestapelte Aufbau an ein ein Modul tragendes Substrat befestig, das vorzugsweise aus demselben wärmeleitfähigen dielektrischen Material gebildet ist. Wenn die die Chips tragenden Substrate gesondert von den die Chips umgebenden Abstandshaltern hergestellt worden sind, können sich elektrische Leitungen, die durch den Metallisierungsvorgang auf der Höhlungsseite der die Chips tragenden Substrate gebildet worden ist, sich zu elektrischen Leitungen erstrecken und direkt mit diesen verbunden sein, die auf dem das Modul tragenden Substrat ausgebildet sind. Wenn, andererseits, der Abstandhalter ein einstückiges Teil des Substrats ist, werden elektrische Leitungen auf der Rückseite, das heißt auf der Seite, die von der Höhlung weg weist, gebildet.
Da die IC-Chips auf einem Substrat und in deren Höhlungen montiert sind, können Standard IC-Chips verwendet werden. Die notwendigen die Chips verbindenden Leitungen sind auf dem Substrat ausgebildet. Dies erlaubt weiter das Kombinieren unterschiedlicher Arten von Chips. Eine Mehrzahl von gesonderten Chips können auf einem einzigen Chips tragenden Substrat vorgesehen sein, das heißt ein hochdichter RAM, ein Prozessor und Chips für eine Steuerlogik. Der Vorteil der Verwendung einer Mehrzahl von Chips auf einem einzigen Chips tragenden Substrat ist die Vereinfachung der Verbindungsleitungen.

KURZE ERLÄUTERUNG DER ZEICHNUNGEN

Fig. 1 ist eine isometrische Explosionsansicht der Komponenten, die die hochdichte elektronische Einheit nach der vorliegenden Erfindung bildet;
Fig. 2 ist eine isometrische Ansicht des montierten hochdichten elektronischen Moduls;
Fig. 3 und 4 sind eine Drauf- bzw. eine Endansicht einer einzelnen Schicht vor dem Stapeln;
Fig. 5 ist eine Frontansicht (Zugangsebene) verschiedener gestapelter Schichten;
Fig. 6 ist eine vergrößerte Draufsicht, die das den Stapel tragende Substrat zeigt und dessen Metallisierung für eine äußere elektrische Verbindung;
Fig. 7 ist eine Draufsicht eines Schnitts eines metallisierten Bandes, das verwendet werden kann bei einer automatischen Massenherstellung, um flache Leitungen oder Finger zu bilden, um die Kontaktstellen jeden Chips mit den Leitungen auf seinem tragenden Substrat zu verbinden;
Fig. 8 ist eine Schnittansicht einer modifizierten Version der Erfindung, bei dem der Boden (Substrat) und die Seiten (Rahmen) der Höhlung einstückig ausgebildet sind, wobei jeder Chip auf der Rückseite des Substrats getragen wird und im Inneren der Höhlung der nächsten Schicht angeordnet ist; und
Fig. 9 zeigt eine einzelne Schicht mit einer Mehrzahl von IC-Chips, die in derselben Höhlung angeordnet sind.

EINGEHENDE BESCHREIBUNG BESONDERER AUSFÜHRUNGSBEISPIELE

Das elektrische Modul ist, wie in Figur 1 gezeigt, durch anfängliches Erstellen einer Mehrzahl von einzelnen Chip-Trägern 12 gebildet, wobei jeder von diesen einen IC-Chip 14 hat, der in einer Höhlung in dem Träger montiert ist. Sodann werden die Chip-Träger 12 aneinander in einem laminierten Stapel 16 befestigt und der Stapel wird als Einheit auf einer Schaltkarte, oder aber den Stapel tragenden Substrat 18 befestigt. Alle Höhlungen sind geschlossen. Eine Abdeckung 20 ist, wie gezeigt, an dem einen Ende des Stapels befestigt. Für manche Anwendungen ist es notwendig, daß die Räume, die die IC-Chips beinhalten, hermetisch verschlossen sind.
Figur 2 zeigt die montierte Einheit. Das den Stapel tragende Substrat, oder die Schaltkarte 18 hat eine Mehrzahl von elektrischen Leitern 22, die auf der den Stapel ergreifenden Fläche 24 ausgebildet ist, die zu den Rändern des Substrats führen. Die Leiter 22 sind, wie gezeigt, mit Leitern 26 an dem Rand 28 des den Stapel tragenden Substrats verbunden.
Der laminierte Stapel 16 hat alternierende flache, Chips tragende Substrate 30 und "Bildrahmen"-Abstandhalter 32, die die Abstände oder Höhlungen umgeben, in denen die IC-Chips montiert sind. Die Endkappe oder Abdeckung 20 deckt die End-Abstandhalter ab. Der Stapel 16 wird von der Schaltkarte 18 (dem den Stabel tragenden Substrat) getragen und ist mit diesem mittels der unteren Ränder 34 des die Chips tragenden Substrate 30 befestigt. Ein geeignetes Verfahren zum Befestigen der Ränder 34 mit der Schaltkarte 18 ist ein Rückfluß- Löten, das sowohl eine effektive Wärmeleitung als auch elektrische Wege schafft.
Die die gestapelten Chips tragenden Substrate 30, das den Stapel tragende Substrat 18 und die rahmenförmigen Abstandhalter 32 sollten alle aus einem Material gebildet sein, das sowohl dielektrisch ist als auch ein wirksamer Wärmeleiter ist. Als bevorzugtes Material wird Berylliumoxid (BeO) angesehen. Es ist ein keramisches Material mit einer guten Wärmeleitfähigkeit. Es wurde oben erwähnt, daß die Betriebstemperatur oft der begrenzende Faktor bei der Erhöhung der Dichte elektronischer Schaltungen ist. Bei der vorliegenden Erfindung wird diesem Problem sowohl durch die Schaffung einer effektiven Wärmeverteilung und durch Verwendung von Materialien, die relativ hohe Temperaturen tolerieren, begegnet.
In Figur 1 haben die äußeren Ränder des den Stapel tragenden Substrats 18 Kerben 19, die in diesem an dem Ende jedes Leiters 22 gebildet sind. Figur 2 zeigt einen abweichenden Aufbau insofern, als jeder Leiter 22 mit einem Leiter 26 verbindet, der an dem Rand 28 des den Stapel tragenden Substrats ausgebildet ist. Die Leiter auf dem gekerbten Substrat von Figur 1 sind dazu eingerichtet, direkt mit einer PC-Platte mittels des Lötzins in den Kerben verlötet zu werden. Diese Anordnung entspricht dem industriellen Standard für eine "Flächenmontagetechnologie". Figur 2 ist dazu eingerichtet, eine andere Verbindungstechnik einzuwenden, bei dem (nicht gezeigte) Leitungen entweder aufgeklippt werden oder aber mit den metallischen Leitern 22/26 Seite an Seite verlötet werden.
Figur 3 zeigt einen einzigen Chip-Träger oder ein Sub- Modul 14, die Figuren 4 und 5 zeigen einen Teilstapel der Sub-Module 14. Jedes Sub-Modul oder Chip-Träger 14 weist ein flaches Chip-Substrat 30 auf, auf dem ein IC-Chip 36 montiert ist. Es ist eine der Vorteile der vorliegenden Erfindung über den Aufbau, wie er in der Anmeldung S. N. 856 835 offenbart worden ist, daß ein üblicher, in Massen hergestellter Chip verwendet werden kann, ohne daß die Position der Leitungen, die an dessen Rändern angeordnet sind, geändert werden muß. In Figur 3 hat der Chip 36 mehrere Drahtverbindungspunkte oder Anschlüsse 38 entlang beider Seiten und eine einzelne Stelle oder einen einzelnen Anschluß auf einer dritten Seite. Auch der Typ des IC-Chips ist nicht begrenzt, das heißt Materialien wie Galliumarsenid, Silizium oder andere Materialien sind geeignet.
Das Material, das den Chip 36 auf dem Substrat 30 befestigt, ist wegen der zu berücksichtigenden hohen Betriebstemperaturen vorzugsweise nicht Epoxy. Eine eutektische Legierung, das heißt, Gold und Silizium, kann für die Anbringung des Chips auf dem Substrat verwendet werden. Die Gold-Silizium-Verbindung hat einen Schmelz punkt, der hoch genug ist, um den Betriebstemperaturen zu widerstehen. Die geringe Legierungstemperatur (bei 370ºC) erlaubt ein einfaches Anbringen. Eine andere Möglichkeit ist die Verwendung des Lötzinn-Rückflußverfahrens, das heißt des Aufbringens von Lötzinn auf der Rückseite des Chips und sodann dessen Schmelzen, um die Verbindung zu bewirken. Eine weitere Möglichkeit ist die Verwendung eines Metall-Glas-Materials, etwa Silberglas als Verbindungsstoff.
Ein Muster der elektrischen Leiter 40 ist auf dem Substrat 30 durch einen geeigneten Metallisierungsvorgang ausgebildet. Dickfilmleiter werden gegenüber Dünnfilmleitern vorgezogen, teilweise aufgrund der relativen Rauhigkeit auf der Oberfläche des keramischen Substrats.
Die Leiter 40 können mit Draht mit den Anschlußstellen 38 verbunden sein, wie durch die Verbindungsdrähte 2 angegeben. Dies ist ein für die handelsübliche Herstellung derartiger Einheiten zuverlässiges Verfahren. Wenn es von Bedeutung ist, die Dicke der Schichten zu verringern, können andere Verbindungstechniken für die Chip-Leitungen verwendet werden, beispielsweise das Flip-Chip-Bonding oder das bandautomatisierte Bonding (TAB). Das Flip-Chip-Bondverfahren ist jedoch weniger zuverlässig als das Drahtbonden. Der TAB-Vorgang wäre ideal für eine hochautomatisierte Produktion in großen Mengen. Eine Beschreibung des TAB-Verfahrens wird unten angeben.
Ein Vorteil des vorliegenden Aufbaus besteht darin, daß die Dickfilmleiter 40 sich über den ganzen Weg zu den Rändern 34 des Substrats 30 erstrecken. Leitfähige Bänder 40, die auf den Rändern 34 ausgebildet sind (siehe Fig. 5) sind mit den Leitern 40 verbunden. Die Leiter und die leitfähigen Bänder 40/44 auf den Sub-Modulen sind elektrisch mit den Dickfilmleitern 22 (siehe Fig. 2) auf der Schaltkarte 18 verbunden.
Die Abstandhalter 32, die jedem IC-Chip zugehörig sind, sind ein rechteckiger Rahmen mit einem relativ großen offenen Mittelabschnitt 46, der die Höhlung bildet, in dem der Chip angeordnet ist. Dasselbe dielektrische und wärmeleitfähige Material, das zum Bilden des Rahmens 30 verwendet wird, sollte verwendet werden, um den Rahmen zu bilden. Der Rahmen 32 und das Substrat 30 können miteinander durch Glas verbunden sein, wenn eine hermetische Abdichtung erforderlich ist, oder aber durch Epoxy, wenn eine hermetische Abdichtung nicht erforderlich ist. Die unteren Enden jeden Substrats 30 erstrecken sich, wie in den Figuren 3 und 4 gezeigt, über die untere Seite des entsprechenden Rahmens 32. Dies schafft Abstandhalter 33, die nützlich sind als Reinigungsanschlüsse oder aber zum Entfernen von Lötzinn, Flux und Schmutz, und als Inspektionsräume. Die Rahmen-Substrat-Anordnung kann, wie unten diskutiert wird, auch aus einem einzigen festen Stück gebildet sein, mit der Metallisation und dem Chip auf der Rückseite, wobei eine benachbarte Anordnung der Höhlung für den Chip ausbildet.
Die Chip-Substrat/Rahmen-Kombination wird als der Basis-Baublock (Submodul) für den Aufbau betrachtet. Ein Stapel wird sodann erstellt, der die erforderliche Anzahl dieser Submodule aufweist. Sodann wird der gesamte Stapel auf der Schaltkarte 18 befestigt. Dies wird durch ein Rückfluß-Löten erreicht.
Figur 6 ist eine vergrößerte Draufsicht auf die Schaltkarte 18. Diese hat verschiedene kurze metallisierte Bänder oder Kontakthöcker 48, die den Bändern 44 (siehe Fig. 5) an den Rändern 34 des Substrats 30 entsprechen.
Figur 6 zeigt neun Spalten von metallisierten Bändern 48, die den vollständigen Stapel der neun Sub-Module angibt. Figur 5, die lediglich einen Teil der Stapel zeigt, hat drei Substrate 30, drei Rahmen 32 und die Endabdeckung 20. Figur 6 zeigt 16 Reihen von metallisierten Bändern 48, entsprechend den sechzehn metallisierten Bändern 44, die auf jeder Schicht in Figur 5 erkennbar sind.
Das bevorzugte Material für die elektrischen Leiter auf den Schichten und die Schaltkarte ist Gold. Das bevorzugte Verfahren zum Sichern der Bänder 44 an den Bändern 48 ist das Rückfluß-Löten. Lötzinnbeschichtungen werden durch ein Siebdrucken über den Bändern 44 und 48 gebildet. Sodann wird das Lötzinn kurzzeitig bei einer erhöhten Temperatur verflüssigt, um so den Stapel der Sub-Module mit der Schaltkarte zu verbinden, wodurch auch elektrische Verbindungen zwischen den metallisierten Leitbändern 44 und 48 geschaffen wird. Die Wärmeverteilung kann durch Füllen der Spalten zwischen den Stapeln und der Schaltkarte mit Epoxy erhöht werden.
Das bestimmte in Figur 6 gezeigte Schaltmuster ist durch die Anforderungen an die Schaltung in den gestapelten Sub-Modulen 12 bestimmt. Jedes Chip erfordert zwei individuelle Leitungen < Dateneingang und Datenausgang), die nicht durch die entsprechenden Leitungen für die anderen Chips in einem Bus ausgebildet sein können. Diese einzelnen Leitungen in Figur 6 sind in den Reihen 50 und 52. Die Lötpunkte 48 in der Reihe 50 sind individuell mit neun Anschlüssen 54 verbunden, die oben in der Figur gezeigt sind, und die Lötpunkte 48 in der Reihe 52 sind mit neun Anschlüssen 56 verbunden, die unten in der Figur gezeigt sind, verbunden. Die verbleibenden Reihen 58 sind Busleitungen, die alle neun Chips miteinander verbinden und die mit den Anschlüssen 60 auf beiden Seiten des Substrats 18 verbunden sind.
Figur 7 zeigt ein Segment des Bandes des Typs, das in dem automatisierten Tapebonding-Verfahren (TAB) verwendet wird, das oben erwähnt ist. Die Figur ist lediglich für den allgemeinen Zweck beispielhaft; die Anzahl der gezeigten Leitungen ist viel größer als für die Struktur in den vorangehenden Figuren erforderlich. Das Originalband ist kontinuierlich; in Figur 7 wurde ein Segment 62 an den Leitungen 64 und 66 weggeschnitten.
Das Band, das unter Verwendung eines Trägermaterials aus Polymid gebildet sein kann, dient als Träger für metallische Finger 68 oder Leiter, die zwischen den Bonderstellen 38 der Chipsverdrahtung und den Substratverbindern 40 verbunden sind, das heißt die durch die Bänder gebildeten Finger verbinden einen der Verdrahungs-Bonderstellen 38 mit einem der Verbinder 40. Die Verbinderfinger 68 sind auf dem Band durch einen Metallisierungsvorgang ausgebildet, der für eine Massenfertigung geeignet ist. In Figur 4 ist der Chip 36 gezeigt, wie er an dem Bandabschnitt befestigt ist.
Das meiste der auf dem Band gezeigten Metallisierung wird schließlich durch ein Schneiden des Bandes entfernt. Die Anschlußstellen 70 sind jedoch vorgesehen, um ein elektrisches Prüfen der mit den Chips verbundenen Leitern zu ermöglichen. Nachdem ein solches Prüfen ausgeführt ist, wird das Band geschnitten, wobei lediglich die kurzen Finger verbleiben, die erforderlich sind, um die die Chips verdrahtenden Bonderstellen 38 mit den Leitern 40 auf dem Substrat zu verbinden (siehe Fig. 3). Jeder Finger 68 kann an seinen beiden Enden verlötet sein (mit den Stellen auf dem Chip bzw. dem Substratdraht) unter Verwendung der zuvor aufgebrachten Lötpunkte (die entweder von den Fingern oder auf dem Chip oder dem Substrat getragen werden), die geschmolzen werden, um die schließliche elektrischen Verbindungen zu schaffen.
Figur 8 zeigt eine andere Version des Bildrahmen- Aufbaus, der, in manchen Fällen, Vorteile gegenüber der in den Figuren 1 bis 6 gezeigten Version schaffen kann. Statt der Verwendung von separaten Elementen zum Bilden jeder Sub-Moduleinheit, das heißt des Substrats 30 und des rahmenförmigen Abschnitthalters 33, sind der Boden und die Seiten der Höhlung in Figur 8 aus einem einzigen Materialstück gebildet. Dies wird durch Bilden einer Ausnehmung 72 in einen festen Block aus dem keramischen Material 74 (vorzugsweise Berylliumoxid) erreicht. IC-Chips 76 werden sodann auf der flachen Oberfläche 78 der jeweiligen Blocks montiert. Die Ausnehmung 72 schaffen Höhlungen für die Chips.
Die Vorteile des Ausführungsbeispiels nach Figur 8 beinhalten die Tatsache, daß weniger Stücke erforderlich sind, was die Herstellungszeit verringern kann. Auch die Anzahl der Klebeschnittlinien ist verringert, wodurch eine der wichtigsten Herstellungsprobleme vereinfacht wird. Zusätzlich würde der flache Raum, der für das Tragen des Chips vorgesehen ist, die Verwendung des TAB-Verfahrens ermöglichen (was weiter eine zusätzliche Vergrößerung der Dichte erlaubt).
Figur 9 zeigt das Konzept des Kombinierens einer Mehrzahl von IC-Chips in einer einzigen Schicht des Stapels. Der Boden 80 der Schicht (der die Struktur entweder von Fig. 4 oder von Fig. 8 haben kann) stützt vier Chips 82, 84, 86 und 88, von den jedes seine Bonderstellen hat, das mit geeigneten Leitungen verbunden ist, die auf dem Boden 80 vorgesehen sind. Die Chips werden miteinander verbunden, um ihre Funktionen innerhalb einer einzigen Schicht zu kombinieren. Herausführende Verbinder 90 auf dem Boden 80 erstrecken sich hin zu und um den Rand 92 der Schicht. Ein Stapel von Schichten werden sodann mechanisch und elektrisch mit dem den Stapel tragenden Substrat verbunden, in einer Art und Weise, wie dies oben beschrieben worden ist.
Die Kombination von Mehrfach-IC-Chips in jeder Schicht erlaubt das Verbinden der Schaltungen innerhalb der Schicht, was die Komplexität der nach außen führenden elektrischen Leitungen erheblich verringert.
Aus der vorangehenden Beschreibung ergibt sich, daß der Aufbau und die in dieser Anmeldung offenbarten Verfahren erhebliche funktionelle Vorteile hat, die sich in dem einführenden Abschnitt der Beschreibung zusammengefaßt sind.
Die nachfolgenden Ansprüche sollen nicht nur die besonderen offenbarten Ausführungsbeispiele abdecken, sie decken vielmehr auch die erfinderischen Konzepte ab, wie sie hier beschrieben worden sind, mit der maximalen Breite und so umfassend, wie es durch den Stand der Technik erlaubt wird.

Claims

1. Ein Verfahren zum Bilden einer hoch-dichten elektronischen Packung, die Chips mit integrierten Schaltungen, sogenannte IC-Chips, beinhalten, mit den folgenden Schritten:

Befestigen eines Chips tragenden Substrats (30) auf einem oder mehreren IC-Chips (36), elektrisches Verbinden der elektrischen Anschlüsse (38) des einen oder der mehreren IC-Chips (36) mit elektrischen Leitern (40) des die Chips tragenden Substrats (30), wobei die Leiter (40) sich zu einem einen Leiter ausbildenden Rand (34) des die Chips tragenden Substrats (30) erstrecken,

Schaffen eines Abstandhalters (32), der einen einen offenen Mittelabschnitt auf dem die Chips tragenden Substrats (30) umgebenden, eine Höhlung (46, 72) definierenden Rahmen hat, wobei das IC-Chip (36) im Inneren der Höhlung (46, 72) befestigt ist,

wobei das den Chip tragende Substrat (30), das IC-Chip (36) und der Abstandhalter (32) eine Sub-Modulanordnung bilden,

Sichern einer Mehrzahl der Sub-Modulanordnungen aneinander, um einen integrierten Stapel (16), der IC-Chips (36) aufweist, zu schaffen,

Bilden eines den Stapel tragenden Substrats (18), das elektrische Leiter (22) auf diesem hat, und

elektrisches Verbinden der elektrischen Leiter (40) des die Chips tragenden Substrate (30) mit den elektrischen Leitern (32) auf dem den Stapel tragenden Substrat (18)

gekennzeichnet durch

Bilden des die Chips tragenden Substrats (30) als ein wärmeleitendes Substrat, das (a) elektrische Leiter (40) auf diesem hat, die sich zu einem ersten einen Leiter ausbildenden Rand (34) des Substrats (30) erstrecken, und (b) einen wärmeleitenden Wegs zu dem ersten Rand (34) des Substrats (30) schafft;

Sichern des IC-Chips (36) auf dem die Chips tragenden Substrate (30) innerhalb der Höhlung (46, 72) in direkter Wärmeaustausch-Beziehung mit dem wärmeleitenden Weg des die Chips tragenden Substrats (30) und wobei das den Stapel tragende Substrat (18) einen wärmeleitenden Weg für die Wärme von dem Stapel (16) bildet,

Integrieren des Stapels (16) der Sub-Modulanordnungen mit dem den Stapel tragenden Substrat (18) durch (a) Befestigen des ersten den Leiter bildenden Randes (34) des den Chip tragenden Substrats (30) mit dem den Stapel tragenden Substrat (18), (b) elektrisches Verbindern der Leiter (40) auf dem die Chips tragenden Substrate (30) mit den Leitern (22) auf dem den Stapel tragenden Substrat (18) und (c) Schaffen eines direkten Wärmeaustauschkontaktes von den ersten Rändern (34) des die Chips tragenden Substrats (30) mit dem wärmeleitenden Weg auf dem den Stapel tragenden Substrat (18).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die die Chips tragenden Substrate (30), die Abstandhalter (32), die den offenen Mittelabschnitt (46, 72) bilden, und die den Stapel tragenden Substrate (18) aus einem Material gebildet sind, das thermisch leitfähig und elektrisch nicht-leitfähig ist.

3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Abstandhalter (32), der den den offenen Mittelabschnitt (46, 72) auf dem das Chip tragende Substrat (30) umgebenden Rahmen hat, ein einstückiger Teil auf dem die Chips tragenden Substrat ist.

4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das die Chips tragende Substrat (30), die Abstandhalter (32), die den offenen Mittelabschnitt (46, 72) umgebenden Rahmen haben, und das den Stapel tragende Substrat (18) aus einer wärmeleitenden Keramik gebildet sind.

5. Verfahren nah Anspruch 4, wobei die Keramik Berylliumoxid aufweist.

6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß jeder der Chips (36) im Inneren der Höhlung (46) eines Sub-Moduls (12) angeordnet ist und in einer wärmeaustauschenden Beziehung auf der Oberfläche eines benachbarten Sub-Moduls (12) ist, und der Abstandhalter (32) des einen Sub-Moduls (12) gegen die Fläche des benachbarten Sub-Moduls anstößt.

7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnete daß die Dimensionen jedes der Abstandhalter (32) derart ist, daß in jedem Sub-Modul (12) der den Leiter bildende Rand (34) des die Chips tragenden Substrats (30) jenseits des benachbarten Randes des Abstandhalters (32) angeordnet ist, um einen offenen Raum (33) zwischen dem den Stapel tragenden Substrat (18) und dem benachbarten Rand des Abstandhalters (32) zu schaffen.

8. Eine hoch-dichte elektronische Packung mit: einem integrierten Stapel (16) von Sub-Modulanordnungen, die IC-Chips (36) aufweisen, welche fest mit einem einen Stapel tragenden Substrat (18) in elektrischer Verbindung mit diesem verbunden ist,

wobei die Sub-Modulanordnung ein Chips tragendes Substrat (30) aufweist, das eines oder mehrere IC-Chips (36) trägt, wobei die elektrischen Anschlüsse (38) der Chips elektrisch mit den elektrischen Leitern (40) auf dem die Chips tragenden Substrat (30) verbunden ist, und die Leiter (40) jedes die Chips tragenden Substrats (30) sich zu einem einen Leiter bildenden Rand (34) jedes die Chips tragenden Substrats (30) erstrecken;

Abstandshaltern (32), die jeweils einen Rahmen aufweisen, der einen offenen Mittelabschnitt jedes der die Chips tragenden Substrate (30) umgibt und Höhlungen (46, 72) definiert, in denen die IC-Chips (36) gesichert sind,

wobei jede der Sub-Modulanordnungen ein Chips tragendes Substrat (30) aufweist, wobei wenigstens ein IC-Chip (36) und der Abstandhalter (32) und elektrische Leiter (40) des die Chips tragenden Substrats (30) elektrisch mit elektrischen Leitern (22) des den Stapel tragenden Substrats (30) verbunden ist;

dadurch gekennzeichnet, daß

jedes der die Chips tragenden Substrate (30) ein wärmeleitendes Substrat ist, das einen Wärmeleitweg zu dem den Leiter schaffenden Rand (34) jedes der Substrate (30) schafft,

die IC-Chips (36) mit den die Chips tragenden Substrate (30) in einer direkten Wärmeaustauschbeziehung mit dem wärmeleitenden Weg des die Chips tragenden Substrats (30) ist,

das den Stapel tragende Substrat (18) einen wärmeleitenden Weg zum Führen von dem integrierten Stapel (16) aufweist, und

der den Leiter ausbildende Rand (34) jedes der die Chips tragenden Substrate (30) mit dem den Stapel tragenden Substrat (18) befestigt ist, Leiter (40) jedes der die Chips tragenden Substrate (30) elektrisch mit Leitern (22) auf dem den Stapel tragenden Substrat (18) verbunden sind und die den Leiter bildenden Ränder (34) des die Chips tragenden Substrats (30) in direktem Wärmeaustauschkontakt mit dem wärmeführenden Weg auf dem den Stapel tragenden Substrat (18) sind, wodurch der integrierte Stapel (16) der Sub-Modulanordnungen fest in elektrischer und Wärmeaustauschbeziehung zu dem den Stapel tragenden Substrat angebracht ist.

9. Eine elektronische Packung nach Anspruch 8, dadurch gekennzeichnet, daß die die Chips tragenden Substrate (30), die Abstandhalter (32), die den offenen Mittelabschnitt (46, 72) bilden, und die den Stapel tragenden Substrate (18) aus einem Material gebildet sind, das thermisch leitfähig und elektrisch nicht-leitfähig ist.

10. Eine elektronische Packung nach einem der vorangehenden Ansprüche 8 oder 9, dadurch gekennzeichnet, daß der Abstandhalter (32), der den den offenen Mittelabschnitt (46, 72) auf dem das Chip tragende Substrat (30) umgebenden Rahmen hat, ein einstückiger Teil des die Chips tragenden Substrat ist.

11. Eine elektronische Packung nach einem der vorangehenden Ansprüche 8 bis 10, dadurch gekennzeichnet, daß das die Chips tragende Substrat (30), die Abstandhalter (32), die den den offenen Mittelabschnitt (46, 72) umgebenden Rahmen haben, und das den Stapel tragende Substrat (18) aus einer wärmeleitenden Keramik gebildet sind.

12. Eine elektronische Packung nach Anspruch 11, wobei die Keramik Berylliumoxid aufweist.

13. Eine elektronische Packung nach einem der vorangehenden Ansprüche 8 bis 12, dadurch gekennzeichnet, daß jeder der Chips (36) im Inneren der Höhlung (46) eines Sub-Moduls (12) angeordnet ist und in einer wärmeaustauschenden Beziehung auf der Oberfläche eines benachbarten Sub-Moduls (12) ist, und der Abstandhalter (32) des einen Sub-Moduls (12) gegen die Fläche des benachbarten Sub-Moduls anstößt.

14. Eine elektronische Packung nach einem der vorangehenden Ansprüche 8 bis 13, dadurch gekennzeichnet, daß die Dimensionen jedes Abstandhalters (32) derart sind, daß in jedem Sub-Modul (12) der den Leiter bildende Rand (34) des die Chips tragenden Substrats (30) jenseits des benachbarten Randes des Abstandhalters (32) angeordnet ist, um einen offenen Raum (33) zwischen dem den Stapel tragenden Substrat (18) und dem benachbarten Rand des Abstandhalters (32) zu schaffen.