DE3855314T2

DE3855314T2 - Dateneingangsschaltung mit Signalspeicherschaltung

Info

Publication number: DE3855314T2
Application number: DE3855314T
Authority: DE
Inventors: Mineo Akashi
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-01-25
Filing date: 1988-01-25
Publication date: 1997-01-23
Anticipated expiration: 2008-01-26
Also published as: JPS63182729A; EP0276794A2; EP0276794B1; JP2504018B2; US4999807A; DE3855314D1; EP0276794A3

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf eine Dateneingangsschaltung, die in einem Datenverarbeitungsgerät vorgesehen ist, und insbesondere auf eine derartige Eingangsschaltung, die eine Halteschaltung hat, welche Eingangsdaten asynchron mit einem Lese-Anfrage-Signal hält, das mittels einer zentralen Verarbeitungseinheit (im folgenden als "CPU" bezeichnet) erzeugt wird.
Eine Dateneingangsschaltung wird zwischen einem oder mehreren Eingangsanschlüssen und einer CPU geschaltet. Sie emfängt die Eingangsdaten an den Eingangsanschlüssen, hält die Eingangsdaten und überführt, wenn die CPU ein Lese-Anfrage-Signal erzeugt, die gehaltenen Eingangsdaten in Antwort hierauf zu der CPU. Da die CPU das Lese-Anfrage-Signal in Übereinstimmung mit den auszuführenden Programmen erzeugt, ist das Lese-Anfrage-Signal asynchron zu der Eingangsdaten-Haltezeitabstimmung. Aus diesem Grund tritt ein Fall auf, bei dem die Eingangsschaltung neue Eingangsdaten hält, während die CPU das Lese-Anfrage-Signal erzeugt. In diesem Fall werden Daten, die der CPU zugeführt werden müssen, während des Datenlese-Betriebs der CPU verändert. Dadurch tritt ein Fehlerbetrieb auf.
Die JP-A-57114939 offenbart eine Eingangsschaltung gemäß dem Oberbegriff von Anspruch 1. In dieser Eingangsschaltung wird die Zeitdauer des Haltepulses, welcher die Halte-/Puffer-schaltung steuert, um die ihr zugeführten Daten zu halten, über das Lese-Anfrage-Signal hinaus verlängert. Wenn daher dieses technische Konzept auf eine Eingangsschaltung angewandt wird, welche Eingabeeinrichtungen hat, die zwischen dem Eingangsanschluß und der Halteschaltung eingefügt sind, die das Eingangssignal während des ersten logischen Pegels eines Steuersignals abtastet und das abgetastete Signal während des zweiten logischen Pegels des Steuersignal der Halteschaltung zuführt, wird jegliche Betriebszyklusperiode - bestehend aus einer Signal-Abtast-Periode, einer Signal-Zufuhr-Periode und einer Signal-Halte- Periode - verlängert, da die Signal-Halte-Periode ebenfalls stets verlängert wird.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Dateneingangsschaltung bereitzustellen, welche die oben erwähnten Nachteile überwindet.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Dateneingangsschaltung mit einer Halteschaltung bereitzustellen, bei der es kein gleichzeitiges Auftreten eines Eingangsdaten-Haltebetriebs und eines Daten-Ausgabebetriebs gibt.
Eine andere Aufgabe der vorliegenden Erfindung besteht darin, eine Eingangsschaltung bereitzustellen, welche Daten nicht ändert, die während des Daten-Lese-Betriebs in einer CPU dieser CPU zugeführt werden müssen.
Diese Aufgaben werden durch eine Eingangsschaltung gemäß Anspruch 1 gelöst. Die abhängigen Ansprüche beziehen sich auf weitere vorteilhafte Gesichtspunkte der vorliegenden Erfindung.

KURZBESCCHREIBUNG DER ZEICHNUNG

Die obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung anhand der begleitenden Zeichnung, wobei:
Fig. 1 ein Blockdiagramm ist, welches ein Ausführungsbeispiel der vorliegenden Erfindung darstellt;
Fig. 2 ein Schaltbild ist, welches das Beispiel einer in Fig. 1 gezeigten Zeitabstimmung-Steuerungsschaltung darstellt;
Fig. 3A und 3B Zeitdiagramme sind, welche einen Betrieb von in Fig. 1 und 2 gezeigten Schaltungen kennzeichnen;
Fig. 4 ein Schaltbild ist, welches ein anderes Beispiel einer in Fig. 1 gezeigten Zeitabstimmung-Sterungsschaltung darstellt;
Fig. 5A und 5B Zeitdiagramme sind, welche einen Betrieb von in Fig. 1 und 4 gezeigten Schaltungen kennzeichnen; und
Fig. 6 ein Blockdiagramm ist, welches ein Datenverarbeitungsgerät darstellt, das eine Eingangsschaltung der vorliegenden Erfindung verwendet.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

In Fig. 1 ist eine Eingangsschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung unter Bezugsziffer 100 gezeigt und enthält acht Eingangsanschlüsse 1-0 bis 1-7, denen aus acht Bit B&sub0; bis B&sub7; bestehende Eingangsdaten zugeführt werden. Jedes Bit der Eingangsdaten hat "1"-Daten oder "0"-Daten, doch nimmt deren Potential einen Zwischenpegel zwischen logisch "1" und logisch "0" eines Datensignals an, welches durch eine CPU (in Fig. 1 nicht gezeigt) behandelt wird. Aus diesem Grund können die Eingangsdaten nicht so wie sie sind auf einen Datenbus 8 übertragen werden. Um dieses Problem zu lösen, hat die Eingangsschaltung 100 eine Pegelumwandlungsschaltung zum Umwandeln des Zwischenpegels jedes Bits der Eingangsdaten in einen von der CPU erforderten logischen Pegel. Die Pegelumwandlungsschaltung enthält eine Widerstandsleiterschaltung 2, einen Multiplexer 3, eine Abtast-/Halteschaltung 4, eine Vergleichsschaltung 5 und ein Modusregister 11. Die Widerstandsleiterschaltung 2 hat eine Vielzahl von Widerständen R, die zwischen einem Referenzspannungspunkt VR und einem Erdungspunkt in Serie geschaltet sind und erzeugt eine Vielzahl von Referenzspannungen mit voneinander unterschiedlichen Pegeln, die dem Multiplexer 3 abwechselnd zugeführt werden. Der Multiplexer wählt eine der Referenzspannungen in Antwort auf Daten aus, die in dem Modusregister 11 gespeichert sind, und führt die ausgewählte Referenzspannung einem invertierenden Eingangsanschluß von jedem der acht Komparatoren 5-0 bis 5-7 in der Vergleichsschaltung 5 zu. Die in dem Register 11 zu speichernden Daten werden durch die CPU über einen Datenbus 8 eingestellt. Die Abtast-/Halteschaltung 4 hat einen Schalter und einen Speicherkondensator (beide nicht gezeigt) bezüglich jedes Eingangsanschlusses 1, wie es im Stand der Technik üblich ist, und wird durch ein Betriebssteuersignal OC gesteuert. Wenn das Signal OC einen niedrigen Pegel einnimmt, wird der Schalter eingeschaltet, um den Speicherkondensator auf einen Pegel zu laden, der den Daten jedes Bits entspricht. Somit wird der Pegel jedes Bits der Eingangsdaten durch die Schaltung 4 abgetastet. Wenn das Signal OC einen hohen Pegel einnimmt, wird der Schalter ausgeschaltet, um den Speicherkondensator von dem zugeordneten Eingangsanschluß 1 zu trennen. Der Eingangsdatenpegel wird dabei durch den Speicherkondensator gehalten und dann einem nicht-invertierenden Eingangsanschluß des einem der Komparatoren 5-0 bis 5-7 zugeordneten Eingangsanschlusses zugeführt. Der Multiplexer 3 wählt eine solche Referenzspannung aus, die einen Zwischenpegel zwischen "1"- Daten und "0"-Daten der Eingangsdaten annimmt. Somit wird jedes Bit der Eingangsdaten in einen Pegel mit logisch "1" oder logisch "0" umgewandelt, die von der CPU erfordert werden. Die von der Vergleichsschaltung 5 abgeleiteten Daten werden einem Satz aus Eingangsknoten einer Halteschaltung 5 zugeführt, welche die zugeführten Daten in Antwort auf ein Halte-Freigabe-Signal LE hält. Das Signal LE wird erzeugt, kurz bevor das Betriebssteuersignal OC in den niedrigen Pegel übergeht, d.h. kurz bevor der Datenabtastbetrieb beginnt. Das Betriebssteuersignal OC und das Halte- Freigabe-Signal LE werden durch eine Zeitabstimmung-Steuerungsschaltung 10 erzeugt.
Da die Eingangsschaltung 100 die Vergleichsschaltung 5 hat, wird sie als Komparatoranschluß in einem Datenverarbeitungsgerät bezeichnet, wie in Fig. 6 gezeigt. Das in dieser Figur gezeigte Datenverarbeitungsgerät enthält eine CPU 110, welche Anweisungen ausführt, einen Taktgenerator, der einen Systemtakt SCL erzeugt, einen Programmspeicher (ROM) 130, der auszuführende Anweisungen speichert, einen Datenspeicher (RAM) 140, der verschiedene Daten speichert, eine Vielzahl von Eingang-/Ausgang-Anschlüssen 150 sowie periphere Einheiten 160 mit einer Unterbrechungssteuerungseinheit, einer Zeitgebereinheit, einer Zählereinheit, einer Eingabe-/Ausgabe-Einheit für serielle Daten, etc. Wenn eine auszuführende Anweisung Information hat, die für das Lesen von Eingangsdaten repräsentativ ist, die dem Komparatoranschluß 100 zugeführt werden (d.h. die in Fig. 1 gezeigte Schaltung), erzeugt die CPU 110 Adressinformation, um den Komparatoranschluß 100 auszuwählen, woraufhin die Erzeugung eines Lese-Anfrage-Signals RE folgt. Der Komparatoranschluß 100 wird dadurch ausgewählt, und eine darin enthaltene Bus- Pufferschaltung 7 (siehe Fig. 1) wird aktiviert, um einen Satz von Ausgangsknoten der Halteschaltung 6 mit dem Datenbus 8 zu verbinden. Die in der Halteschaltung 6 gehaltenen Daten werden somit zum dem Datenbus 8 übertragen.
Die Betriebsgeschwindigkeit der Abtast-/Halteschaltung 4 und der Vergleichsschaltung 5 ist relativ langsam. Falls die Zeitabstimmung-Steuerungsschaltung 10 das Betriebssteuersignal OC und das Halte-Freigabesignal LE in Antwort auf die Auswahl der Eingangsschaltung 100 erzeugt, wird daher eine beachtlich lange Zeit benötigt, um die Eingangsdaten der CPU zuzuführen. Um dieses Problem zu überwinden, erzeugt die Zeitabstimmungsschaltung 10 zyklisch die Signale OC und LE in Antwort auf ein Taktsignal CLK, das von dem Taktgenerator 120 (Fig. 6) abgegeben wird. Somit kann die Eingangsschaltung 100 die Eingangsdaten zu dem Datenbus 8 übertragen, unmittelbar nachdem die CPU 110 die Eingangsschaltung 100 auswählt. Da die Zeitabstimmungsschaltung 10 das Halte-Freigabesignal LE zyklisch erzeugt, hält die Halteschaltung 6 die Daten von der Vergleichsschaltung 5 (d.h. die Eingangsdaten) asynchron mit dem Lese-Anfrage-Signal RE von der CPU 110.
In Fig. 2 enthält die Zeitabstimmung-Steuerungsschaltung 10 einen Dividierer 20, bei dem eine Ausgabe als das Betriebssteuersignal OC verwendet wird. Das Taktsignal CLK wird über ein ODER-Gatter 23 als ein Division-Taktsignal DCL dem Dividierer zugeführt. Daher wird der Pegel des Betriebssteuersignals OC jedesmal geändert, wenn eine vorbestimmte Anzahl von Taktimpulsen dem Dividierer 20 zugeführt werden. Das Taktsignal CLK wir weiterhin über einen Inverter 22 einem Eingangsanschluß eines UND-Gatters 21 zugeführt, dessen anderem Eingangsanschluß ein Übertragssignal von dem Dividierer 20 zugeführt wird, wobei dieses Übertragssignal verwendet wird, um den Pegel des Betriebssteuersignals OC zu ändern. Die Ausgabe des UND-Gatters wird als das Halte- Freigabesignal LE verwendet. Somit wird das Halte-Freigabesignal LE erzeugt, kurz bevor das Betriebssteuersignal OC von dem hohen Pegel zu dem niedrigen Pegel überwechselt, wie in Fig. 3A gezeigt. Wie oben beschrieben, wird die Hochpegelperiode des Betriebssteuersignals OC als ein "vergleichender Zyklus" verwendet, und dessen Niederpegelperiode wird als ein "abtastender Zyklus" verwendet. Die Ausgabe der Vergleichsschaltung 5 wird somit in der Halteschaltung 6 gehalten, kurz bevor der Abtastzyklus beginnt.
Da die Erzeugung des Halte-Freigabesignals LE asynchron mit der Erzeugung des Lese-Anfrage-Signals RE ist, kann es vorkommen, daß das Halte-Freigabe-Signal erzeugt wird, während das Lese-Anfrage-Signal RE erzeugt wird. In diesem Fall werden die Daten auf dem Datenbus 8 geändert, wodurch ein Fehlbetrieb der CPU 110 verursacht wird.
Um diesen Nachteil zu überwinden, enthält die Zeitabstimmung-Steuerungsschaltung 10 weiterhin einen Adress-Decodierer 24 und eine Flip-Flop-(F/F)-Schaltung 25 in Übereinstimmung mit der vorliegenden Erfindung. Der Decodierer 24 besteht aus einem UND-Gatter 24-1, dem Adressinformation zugeführt wird. Die Ausgabe des Decodierers 24 wird einem Dateneingabe-Anschluß D der F/F-Schaltung 25 zugeführt, die einen Taktanschluß CK, dem das Taktsignal CLK zugeführt wird, und einen Ausgangsanschluß Q, der mit einem zweiten Eingangsanschluß des ODER-Gatters 23 verbunden ist, hat. Wenn die CPU 110 die Adressinformation auf den Adressbus 9 ausgibt, um auf die Eingangsschaltung 100 zuzugreifen, decodiert der Decodierer 24 die Adressinformation und erzeugt eine Hochpegelausgabe. Die F/F-Schaltung 25 erzeugt eine Hochpegelausgabe Q. Somit wird der Ausgang des ODER-Gatters 23 auf dem hohen Pegel festgehalten, so daß verhindert wird, daß das Taktsignal CLK dem Dividierer 20 zugeführt wird, wie in Fig. 3B gezeigt. Der Divisionsbetrieb des Dividierers 20 stoppt, wobei das Betriebssteuersignal OC auf einem hohen Pegel gehalten wird, wie in Fig. 3B gezeigt. Die CPU 110 erzeugt das Lese-Anfrage-Signal RE nach der Erzeugung der Adressinformation. Die Pufferschaltung 7 verbindet dabei die Halteschaltung 6 mit dem Datenbus 8. Somit werden die in der Halteschaltung 6 gehaltenen Daten zu dem Datenbus 8 übertragen. Wenn die CPU 110 die Daten auf dem Datenbus 8 auffängt, ändert sie das Lese-Anfrage-Signal RE in einen inaktiven Pegel (einen niedrigen Pegel) um und stoppt, um die Adressinformation zu erzeugen. Die Ausgaben des Decodierers 24 und der F/F-Schaltung 25 werden dadurch zu dem niedrigen Pegel abgeändert, um es dem Dividierer 20 zu ermöglichen, das Taktsignal CLK zu empfangen. Somit beginnt der Dividierer 20 damit, das Taksignal CLK zu dividieren, so daß das Betriebssteuersignal OC zu dem niedrigen Pegel abgeändert wird und das Halte-Freigabesignal LE erzeugt wird, wie in Fig. 3B gezeigt. Die Halteschaltung 6 hält die neuen Eingangsdaten. Obwohl das Halte-Freigabesignal LE asynchron mit dem Lese-Anfrage-Signal RE erzeugt wird, wird somit verhindert, daß das Signal LE erzeugt wird, während das Lese-Anfrage-Signal RE erzeugt wird.
Die Zeitabstimmung-Steuerungsschaltung 10 kann anstelle des in Fig. 2 gezeigten Dividierers 20 einen Dividierer verwenden, der in den peripheren Einheiten 160 (Fig. 6) vorgesehen ist. Ein Schaltungsaufbau für diesen Zweck ist in Fig. 4 als ein weiteres Ausführungsbeispiel der vorliegenden Erfindung gezeigt. In Fig. 4 ist ein Dividierer 40 in den peripheren Einheiten 160 vorgesehen, weshalb das Taktsignal CLK dem Dividierer 40 unmittelbar zugeführt wird, und eine oder mehrere Ausgaben werden von einer vorbestimmten Stufe des Dividierers abgeleitet, wie mittels gestrichelter Linien gezeigt. Die Ausgabe des Dividierers 40 wird einem ersten Eingang eines ODER-Gatters 41 zugeführt, bei dem eine Ausgabe als das Betriebssteuersignal OC verwendet wird. Einem zweiten Eingang des ODER-Gatters 41 wird eine Ausgabe Q einer Flip-Flop-(F/F)-Schaltung 27 zugeführt, die einen Taktanschluß CK, dem das Taktsignal CLK zugeführt wird, und einen Dateneingangsanschluß D, dem eine Aufgabe eines UND- Gatters 46 zugeführt wird, hat. Dem ersten Eingang des UND- Gatters 46 wird eine Ausgabe des Decodierer 48 zugeführt, der ein UND-Gatter 48-1 enthält, dem Adressinformation zugeführt wird, und dessen zweitem Eingang wird ein Übertragssignal CS von dem Dividierer 40 über ein ODER-Gatter 45 zugeführt, wobei dieses Übertragssignal CS verwendet wird, um die Ausgabe des Dividierers 40 von dem hohen Pegel zu dem niedrigen Pegel umzuändern. Die Ausgabe der F/F- Schaltung 47 wird weiterhin dem ODER-Gatter zugeführt, dessen Ausgabe einem UND-Gatter 44 zugeführt wird. Das UND- Gatter 44 empfängt außerdem das Taktsignal CLK und die Ausgabe des Decodierers 48 über die Invertierer 42 bzw. 43. Die Ausgabe des UND-Gatters 44 wird als das Halte-Freigabesignal LE verwendet.
Wenn die CPU 110 nicht auf die Eingangsschaltung (Komparatoranschluß) 100 zugreift, nehmen die Ausgänge des Decodierers 48 wie auch der F/F-Schaltung 47 den niedrigen Pegel an, so daß das Betriebssteuersignal OC seinen Pegel in Übereinstimmung mit einem Divisionsverhältnis des Dividierers 40 ändert und ein Halte-Freigabesignal LE erzeugt wird, kurz bevor das Signal OC den hohen Pegel zu dem niedrigen Pegel umändert, wie in Fig. 5A gezeigt.
Wenn die CPU 110 Adressinformationen zu dem Adressbus 9 erzeugt, um auf die Eingangsschaltung 100 zuzugreifen, erzeugt der Decodierer 48 eine Hochpegelausgabe. Da das Taktsignal CL dem Dividierer 40 unmittelbar zugeführt wird, kann zu diesem Zeitpunkt das Übertragssignal CS zum Ändern der Ausgabe des Dividierers 40 von dem hohen Pegel zu dem niedrigen Pegel von dem Dividierer 40 abgeleitet werden, wie in Fig. 5B gezeigt. Die Hochpegelausgabe des Decodierers 48 wird jedoch durch den Inverter 43 invertiert, so daß das UND-Gatter 44 den niedrigen Pegel an einem seiner Eingänge empfängt. Somit wird der Ausgang des UND-Gatters 44 auf dem niedrigen Pegel gehalten, selbst wenn das Übertragssignal CS von dem Dividierer 40 abgeleitet wird. Hierbei wird kein Halte-Freigabesignal LE erzeugt, wie in Fig. 5B gezeigt. Das von dem Dividierer 40 abgeleitete Übertragssignal CS wird über das ODER-Gatter 45 dem UND-Gatter 46 zugeführt, so daß die F/F-Schaltung 47 eine Hochpegelausgabe erzeugt, wie in Fig. 5B gezeigt. Diese Hochpegelausgabe wird dem ODER-Gatter 41 zugeführt. Daher wird das Betriebssteuersignal OC auf dem hohen Pegel gehalten, selbst wenn die Ausgabe des Dividierers 40 zu dem niedrigen Pegel überwechselt, wie in Fig 5B gezeigt. Die CPU erzeugt auch das Lese-Anfrage-Signal RE, so daß die in der Halteschaltung 6 gehaltenen Daten zu dem Datenbus 8 überführt werden. Da die Hochpegelausgabe der F/F-Schaltung 47 zu dem ODER-Gatter 45 rückgekoppelt wird, empfängt der Dateneingang D der F/F-Schaltung 47 den hohen Pegel, selbst wenn das Übertragssignal CS verschwindet.
Wenn die CPU die Daten auf dem Datenbus 8 auffängt, verändert sie das Lese-Anfrage-Signal RE zu einem inaktiven Pegel und die Adressinformation auf dem Adressbus 9 zu einer anderen Information. Der Decodierer 48 erzeugt die Niederpegelausgabe, und das UND-Gatter empfängt den hohen Pegel über den Inverter 43. Daher wird der Halte-Freigabe-Puls LE von dem UND-Gatter in Antwort auf den niedrigen Pegel des Taktsignals CLK erzeugt. Wenn sich das Taktsignal CLK von dem niedrigen Pegel zu dem hohen Pegel verändert, führt die F/F-Schaltung 47 die Niederpegeleingabe ein und ändert ihren Ausgang zu dem niedrigen Pegel ab. Somit ändert sich der Ausgang des ODER-Gatters 41 zu dem niedrigen Pegel, und der Datenabtastzyklus beginnt.
In diesem Ausführungsbeispiel wird ebenfalls verhindert, daß das Halte-Freigabesignal gleichzeitig mit dem Lese-Anfrage-Signal erzeugt wird. Da der Dividierer 40 weiterhin arbeitet, wird er darüber hinaus zusammen mit einem in den peripheren Einheiten 160 vorgesehenen Dividierer verwendet.
Die vorliegende Erfindung ist nicht auf die obigen Ausführungsbeispiele beschränkt, sondern kann verändert und abgewandelt werden, ohne daß man den Rahmen der vorliegenden Erfindung verläßt. So kann z.B. das Betriebssteuersignal OC jedem der Komparatoren 5-0 bis 5-7 zugeführt werden, um sie nur während der Hochpegelperiode des Signals OC zu aktivieren.

Claims

1. Eingangsschaltung mit:

mindestens einem Eingangsanschluß (1), dem ein Eingangssignal (B) zugeführt wird,

einer Halteschaltung (6) mit mindestens einem Eingangsknoten und mindestens einem Ausgangsknoten, die in Antwort auf einen Haltepuls (LE) Daten am Eingangsknoten in diesem hält,

einer Zeitschaltung (10), die den Haltepuls erzeugt, mindestens einem Ausgangsanschluß (8),

einer Pufferschaltung (7), die ein Lese-Anfragesignal (RE) empfängt und den Ausgangsknoten der Halteschaltung (6) verbindet mit dem Ausgangsanschluß, wenn das Lese-Anfrage-Signal einen aktiven Pegel einnimmt,

dadurch gekennzeichnet, daß die Eingangsschaltung ferner aufweist eine Eingangsvorrichtung (4, 5), die zwischen dem Eingangsanschluß und dem Eingangsknoten der Halteschaltung (6) verbunden ist, um das Eingangssignal abzutasten während eines ersten logischen Pegels eines Betriebssteuersignals (OC) und zum Versorgen des Eingangsknotens der Halteschaltung (6) mit den Daten, die das abgetastete Eingangssignal anzeigen, während eines zweiten logischen Pegels des Betriebssteuersignals, und

daß die Zeitschaltung (10) das Betriebssteuersignal erzeugt, welches in einem vorbestimmten Zyklus alternierend den ersten und zweiten logischen Pegel annimmt, den Haltepuls erzeugt für einen konstanten Zeitraum am Ende einer Periode des zweiten logischen Pegels des Betriebssteuersignals und, wenn das Lese-Abfrage-Signal den aktiven Pegel annimmt, die Periode des zweiten logischen Pegels des Betriebssteuersignals verlängert, so daß das Lese-Anfrage-Signal von dem aktiven Pegel in einen inaktiven Pegel wechselt, bevor der Haltepuls erzeugt wird.

2. Eingangsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangsvorrichtung (4, 5) eine Abtast-/Halteschaltung (4) aufweist, die das Eingangssignal während des ersten logischen Pegels des Betriebssteuersignals abtastet und das abgetastete Signal während des zweiten logischen Pegels des Betriebssteuersignals hält und ausgibt, und

daß ein Komparator (5) das abgetastete Eingangssignal, das durch die Abtast-/Halteschaltung gehalten wird, mit einem Bezugspegel vergleicht, um die Daten zum Eingangsknoten der Halteschaltung (6) zuzuführen.

3. Eingangsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zeitschaltung einen Teiler (20, 40) aufweist, der ein Taktsignal (CK), das diesem zugeführt wird, teilt, um das Betriebssteuersignal zu erzeugen und ein zusätzliches Steuersignal vergleicht,

ein erstes Gate (21, 22), das in Antwort auf das Taktsignal und das zusätzliche Steuersignal den Haltepuls erzeugt, und ein zweites Gate (23 bis 25) zum Verhindern, daß das Taktsignal zum Teiler (20, 40) und zum ersten Gate (21, 22) während des inaktiven Pegels des Anfragesignals zugeführt wird.