JPS5916053A - パイプライン演算装置 - Google Patents

パイプライン演算装置

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JPS5916053A
JPS5916053A JP57123876A JP12387682A JPS5916053A JP S5916053 A JPS5916053 A JP S5916053A JP 57123876 A JP57123876 A JP 57123876A JP 12387682 A JP12387682 A JP 12387682A JP S5916053 A JPS5916053 A JP S5916053A
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JP
Japan
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pipeline
input
data
input stage
cycles
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JP57123876A
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Tomoji Nukiyama
抜山　知二
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NEC Corp
Nippon Electric Co Ltd
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はパイプライン演算装置に関し、特にノくイブラ
イン構造を伴うシステムにおけるノくイブラインの有効
性を向上させる方式、及びノくイブライン周期（以後、
パイプライン・サイクルと言う）と異なる同期信号（ク
ロック）で動作する系とのインターフェイス構成等を含
む。
パイプライン演算方式は、その構造から／％−ドウエア
の並列動作性に優れ、処理効率、速度などにおいてその
効力が認められている。しかしながら、柔軟性に欠ける
ことから他の系との整合が困難でお多機能を最大限に生
かすことが難しいという欠点がある。ここでは、パイプ
ライン機構を有するシステムにおいてパイプラインを有
効に生かす構成と、パイプライン・サイクルより速いク
ロツクで動作する系、或いはパイプとの一構成を提供す
るものである。
パイプライン構造を伴うシステムにおいては、系全体の
最大処理能力は、そのパイプライン番サイクルに規定さ
れる。しかしこれは全パイプライン・サイクルに処理が
与えられた場合であシ、実際には、・可動処理が存在す
るときと、存在しないサイクルが混在すると考えられる
。従って、パイプラインを有効に利用するには、パイプ
ラインの有効処理入力を出来るだけ連続的に与えること
が望ましい。パイプライン・サイクル時間は、パイプラ
インで行う処理内容で規定されハードウェアなどによシ
制限される。パイプラインに対して各パイプライン・サ
イクルに連続的に入力するためには、少なくとも入力段
はパイプライン・サイクルと同じか、それ以上の速いサ
イクルで動作する必要がある。理想的にはパイプライン
の外部も同じサイクルに同期して動作することが最良で
あるが、実際の系では、困難な場合が多い。パイプライ
ンに入力するデータを生成する入力段の系がパイプライ
ン・サイクルの整数倍のクロックで動作しても、パイプ
ラインと入力段との接合において、パイプライン・サイ
クル直後に入力段で生成された入力データは、前パイプ
ライン・サイクルが空き状態であっても次のパイプライ
ンーサイクルまで入力出来ず入力段は次の処理に入れな
い事態が発生する。つ１＃）データの引渡しに除し、パ
イプライン・サイクルとの整合に起因する損失によシ処
理効率を低下させる。
本発明は、パイプラインとそのパイプライン・サイクル
の整数倍の基本クロックとする入力段とのインターフェ
イスを構成する一手法を提供するものである。
入力段の基本クロックに同期し、−パイプライン・サイ
クル分のシフト段で構成されるシフトレジスタと前パイ
プライン・サイクルに有効入力の存在全記憶する媒体と
その状態によシ前日ピシフトレジスタを制御する機能を
付加することで他に特殊な機構を配することなく、前記
の如く入力段との整合損失を回避し、パイプラインの効
率利用に著しい効果がある。
本発明の基本的構成要素は、パイプラインとパイプライ
ン・サイクルの整数倍の基本クロックで制御１される入
力段回路とのインターフェイスにおいて、入力段の基本
クロックをクロックとし、パイプライン・サイクルの一
周期分のシフト段（螢数段）のシフト番レジスタと、＠
ｉｊパイプライン・サイクルで入力されたデータの有無
を記憶する手段とその状態においてシフト・レジスタの
制御を行う制御回路の構成である。
次に本発明の一実施例について図ｒ参照して説明する。
第１図は、本発明の実施例の基本的構成を示すブロック
図でアシ、入力データの生成を司どる入力段ユニット１
でパイプライン・サイクルの整数Ｎ倍のサイクルで動作
するとする、つ筐りパイプライン処理能力に対して最大
Ｎ倍の入力が与えられることになる。そしてこれと同じ
クロックを同期信号とするＮ段のシフトレジスタ２、シ
フトレジスタ２と接続されたパイプライン・ラッチ３、
その次段のパイプライン・ラッチ４、データ入力の状態
を記憶する媒体５、その状態でシフトレジスタを制御す
る制御回路６、パイプラインへのデータ入力を賛請する
要求信号７、入力要求信号に対して入力の返答する信号
８を含む。同図では、最初に入力段１にパイプライン入
力データが生成されると入力要求信号７が発生する。前
に入力が存在せずパイプラインラッチ３は空き状態にあ
るのでシフト・レジスタ２はスルーして入力データはパ
イプラインラッチ３に直接設定される。
ラッチ３に設定されたデータは次のパイプライン・サイ
クルで次段のパイプライン・ラッチ４に処理データが転
送されるが入力段１はパイプラインサイクルよシ速いサ
イクルで処理されているので処理によっては次のパイプ
ライン・サイクル前に人力データの生成される場合があ
る。そこで入力要求信号７が発生するがパイプライン・
ラッチ３は、前回のデータがまた設定されているこれは
入力状態を記憶する媒体５によって示されるそこで次の
パイプライン・サイクルまでの時間分のシフトレジスタ
２の段数を除き、それまでのシフト・レジスタの段数を
スル・−シてその段にデータを設定するので入力段は次
の処理実行にうつれ設定された入力データは次のパイプ
ラインサイクルでパイプライン・ラッチ３の処理データ
がラッチ４に転送されるときシフト・レジスタからパイ
プライン・ラッチ３に受けわたされる。つまシ入力段か
らはクロック・サイクルでデータを引取シ、パイプライ
ンにはパイプライン・サイクルでデータをおくシ出す。
一方シフトレジスタ２内に設定された入力データがパイ
プライン・ラッチ３に到達する前に次の入力要求信号７
が発生した場合は入力返答信号８によって入力段ユニッ
ト１の動きが止められるといった入力要求信号７と返答
信号８とで二線式のハンドシェイク・インターフェイス
を構成する。つまり全体のシステムとしてパイプライン
サイクル以上のサイクルで処理は進められないという１
ｌｊｌＪ限が生きている。しかしながら入力段ユニット
１は１パイプラインザイクル内であれば任意の時間に入
力要求信号７を発し又も、その基本クロックでシフトレ
ジスタ２、或いはパイプラインラッチ３がデータを引き
とってくれるので即座に次の処理が実行できる。パイプ
ライン・ラッテ３から見ると、１パイプラインサイクル
内にあった入力データは次のパイプラインサイクルで入
力される。シフト・レジスタ２が入力段ユニット１とパ
イプラインラッチ３の間でバッファとして働いている。
かかるシフトレジスタと働きをキュー（Ｑｕｅｕｅ　　
；待ち行列）レジスタとキュー制御回路で構成できるこ
とは容易である。特に入力段ユニット１もパイプライン
構成をとるとき、つまシ、違なるパイプラインサイクル
のパイプとパイプのインターフェイスにはこの手法は憧
めて有効である。
以上説明したように、前段のクロックに同期し、前段と
次段の周期（サイクル）の比と同等の段数のシフトレジ
スタ、或いはキューレジスタと次段入力の状態を記憶す
る媒体とこの状態によってシフト・レジスタ或いはキュ
ー・レジスタを制御する制御回路を付加するとでパイプ
ラインｆｔ、算装置に効果的に入力データを与える、或
いは、サイクルの異なる他システムまたはパイプとのイ
ンターフェイスを構成する（９に著しい効果がある。
【図面の簡単な説明】
第１図は本発明の基本的構成を示すブロック図である。 なお図において、■・・団・入力段ユニット、′２・・
・・・・Ｎ段のシフトレジスタ、３，４・・川・パイプ
ラインラッチ、５・・・・・・パイプラインへの入力状
態を記憶する媒体、６・・・・・・状態によシフトレジ
スタの制御を行う制御回路、７・・・・・・パイプへの
入力要求信号、８・・・・・・入力収容信号、である。 第　１　図

Claims (4)

    【特許請求の範囲】
  1. （１）パイプライン周期のｍ数倍の基本同期信号に同期
    し、パイプライン周期の一周期長の段数で構成されるシ
    フトレジスタと、該パイプライン周期においてデータ入
    力の有無を記憶する手段と、この状態によって前記シフ
    トレジスタの同期信号を制御する機構とを有することを
    特徴とするパイプライン演算装置。
  2. （２）パイプライン演算装置の入力段をパイプライン周
    期の整数倍の同期信号で制御するとを特徴とする特許請
    求の範囲第０）項記載のパイプライン演算装置。
  3. （３）パイプラインの人力段において外部とシェイクハ
    ンド方式！制御されることを特徴とする特許請求の範囲
    第（１１項記載のパイプライン演算装置。
  4. （４）パイプラインの入力段にキューレジスタが配され
    ていることを特徴とする特許請求の範囲第（１）項記載
    のパイプライン演算装置。
JP57123876A 1982-07-16 1982-07-16 パイプライン演算装置 Granted JPS5916053A (ja)

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