DE4134855C2

DE4134855C2 - MOS-Halbleiterelement

Info

Publication number: DE4134855C2
Application number: DE4134855A
Authority: DE
Inventors: Takeyoshi Nishimura
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1990-10-31
Filing date: 1991-10-22
Publication date: 2001-03-15
Anticipated expiration: 2011-10-23
Also published as: GB9122712D0; GB2249431A; US5291050A; GB2249431B; DE4134855A1

Description

Die Erfindung betrifft ein MOS-Halbleiterelement, bei dem jeweilige Gateelektroden, die, unter Zwischenlage von Iso lierfilmen, auf einzelnen Kanalzonen angeordnet sind, die eine Vielzahl von auf einer Seite eines Halbleitersubstrats ausgebildeten Zellen bilden, aus polykristallinen Silicium filmen bestehen, wobei die einzelnen Gateelektroden auf der Substratoberfläche zwischen den Zellzonen mit Hilfe von polykristallinen Siliciumfilmen verbunden sind.

Zur Beschleunigung des Schaltvorgangs beim Ein- und Aus schalten und zur Verringerung der Schaltverluste ist es er forderlich, die sogenannte Spiegelkapazität (Gate-Drain-Ka pazität) zu verringern, wenn MOS-Halbleiterelemente, die in Schaltnetzteilen und Wechselstromadaptern eingesetzt wer den, ein- und ausgeschaltet werden. Die Verminderung der Spiegelkapazität erfordert eine Verringerung der Kapazität über Gates und Drain. Möglichkeiten, dieses zu erreichen, sind etwa die Verringerung des Verhältnisses der Gatebreite zur Größe der Kanalzone bei der Entwicklung, die Verkleine rung der Gatefläche, die Verwendung eines dickeren Gateiso lierfilms, die Verwendung eines Isolierfilms, von dem ein Teil dicker ist, und das Vorsehen einer Störstellendif fusionsschicht mit einem vom Leitungstyp des Substrats ver schiedenen Leitungstyp auf einem Teil der Oberfläche des Halbleitersubstrats außerhalb der Kanalzone.

Fig. 2 zeigt den MOS-Aufbau eines MOS-Halbleiterelements, bei dem von der Möglichkeit der Verringerung der Gatefläche Gebrauch gemacht wird. An der Oberfläche eines n-leitenden Siliciumsubstrats 1 sind p-leitende Kanalzonen 2 ausgebil det, die in ihrer Mitte p⁺-leitende Wannen 3 und an ihrer Oberfläche n⁺-leitende Sourcezonen 4 aufweisen. Bei dieser Anordnung werden die Zwischenräume zwischen den Kanalzonen 2 kleiner, und Gateelektroden 6 sind über den Teilen der Kanalzonen 2 angeordnet, die sich zwischen den Sourcezonen 4 und dem n-leitenden Substrat 1 befinden, sowie über den engen Zwischenräumen. Die Gateelektroden 6 bestehen aus ei nem dotierten polykristallinen Siliciumfilm auf Gateoxid filmen 5. Eine aus einem Al-Si-Film bestehende Sourceelek trode 7, die mit der Wanne 3 und der Sourcezone 4 in Ver bindung steht, ist mittels PSG-Filmen 8 isoliert.

Fig. 3 zeigt eine ähnliche Anordnung, die von der Möglich keit eines dickeren Gateoxidfilms 5 Gebrauch macht. Bei der in Fig. 4 gezeigten Anordnung ist nur ein Teil 51 des Gateoxidfilms 5 dicker gemacht, und bei der Anordnung von Fig. 5 sind p-leitende Diffusionszonen 9 an der freiliegen den Oberfläche des n-leitenden Substrats 1 unterhalb der Gateelektroden 6 vorgesehen.

Alle diese Möglichkeiten sind mit Problemen behaftet. Wenn die Zellengröße gemäß Darstellung in Fig. 2 verringert wird, um die Fläche der Gateelektrode 6 und damit die Spie gelkapazität zu verringern, dann führt dies zu einer Zu nahme des Einschaltwiderstands. Wenn der Gateoxidfilm 5 ge mäß Darstellung in Fig. 3 dicker gemacht wird, ändern sich die Schwellenspannung Vth und die Steilheit g_fs und, wenn die angelegte Spannung Null ist, nimmt die Spiegelkapazität ab. Da aber die Kapazität von der Kapazität einer bei zu nehmender Spannung im Siliciumsubstrat 1 erzeugten Verar mungsschicht bestimmt wird, bleibt sie ansonsten unverän dert, als ob der Gateoxidfilm nicht dicker gemacht worden wäre.

Wenn der Teil 51 des Gateoxidfilms 5 dicker gemacht wird, ändern sich seine elektrischen Eigenschaften sehr wenig, und auch die Spiegelkapazität zeigt keine Änderung, ähnlich dem Fall, daß der gesamte Gateoxidfilm 5 dicker gemacht wird.

Wenn, wie in Fig. 5 dargestellt, p-leitende Störstellendiffusionszonen 9 eines Leitungstyps, der dem des Substrats entgegengesetzt ist, an der Oberfläche des Siliciumsubstrats 1 angeordnet werden, dann kann die Spiegelkapazität verringert werden, da die Kapazität zwischen Gate und Drain im Störstellendiffusionsabschnitt nahezu vernachlässigt werden kann. Dafür wird aber die Fläche des n-leitenden Substrats 1 zwischen den Kanalzonen 2 kleiner, was aufgrund eines Sperrschicht-FET-Effekts zu einem Anstieg von R_DS(ON) führt.

Ein MOS-Halbleiterelement gemäß dem Oberbegriff des Patentanspruchs 1 ist aus der DE 36 28 857 A1 bekannt. Bei diesem bekannten Halbleiterelement sind zur Vermeidung des Latch-Up- Phänomens auf der Drainseite der Halbleiterschicht statt der üblichen Schichtenfolge Puffer schicht → Drainschicht → Drainelektrode inselartige Drainzonen in die Pufferschicht eingebet tet. Zwischen den Drainzonen reicht die Pufferschicht bis zur Drainelektrode.

Aus der DE 39 05 434 A1 ist eine bipolare Halbleiterschalteinrichtung bekannt mit einer Halblei terschicht eines ersten Leitungstyps, einer an der Oberfläche der Halbleiterschicht auf deren einer Seite ausgebildeten ersten Zone des ersten Leitungstyps mit stärkerer Dotierung als die der Halbleiterschicht, einer auf der ersten Zone befindlichen Kathodenelektrode, einer an der Oberfläche der Halbleiterschicht auf deren der einen Seite entgegengesetzten anderen Seite ausgebildeten zweite Zone des ersten Leitungstyps mit stärkerer Dotierung als die der Halblei terschicht, einer auf der Oberfläche der zweiten Zone ausgebildeten Anodenelektrode, und einer in der Halbleiterschicht etwa in der Mitte zwischen der ersten und der zweiten Zone ausgebilde ten ringartigen Gatezone eines zweiten Leitungstyps. In der der Anodenelektrode zugewandten Oberfläche der zweiten Zone sind dritte Zonen des zweiten Leitungstyps so ausgebildet, daß sie durch Öffnungen in der zweiten Zone teilweise direkt mit der Halbleiterschicht in Verbindung stehen. Mit dieser Anordnung soll sowohl eine hohe Durchbruchsspannung als auch eine hohen Schaltgeschwindigkeit und ein geringer Durchlaßwiderstand erzielt werden.

Aufgabe der vorliegenden Erfindung ist es, ein MOS-Halbleiterelement zu schaffen, bei dem aufgrund einer Verringerung der Spiegelkapazität die Schalteigenschaften verbessert sind, ohne daß die anderen Eigenschaften des Elements verändert würden.

Diese Aufgabe wird erfindungsgemäß durch ein MOS-Halbleiterelement gemäß Patentanspruch 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet.

Da bei dieser Lösung der Teil, dessen Leitungstyp anders als der der übrigen Teile der Gateelek trode ist, eine Kapazität darstellt, die in Reihe zur normalen Gate-Drain-Kapa zität liegt, wird die effektive Kapazität verringert. Dabei liegt diese Gateelektrode mit einem anderen Leitungstyp an einer Stelle, die die Kanalfunktion nicht beeinflußt, und der MOS-Aufbau für das Halbleitersubstrat und die Kanal funktion bleiben unverändert. Daher werden R_DS(ON) und an dere Kennwerte des Elements nicht beeinflußt.

Die Erfindung wird nachfolgend anhand von Zeichnungen näher erläutert. Es zeigen:

Fig. 1(a) eine Draufsicht auf einen MOS-Aufbau, wie er bei einer Ausführungsform der Erfindung verwendet wird,

Fig. 1(b) einen Querschnitt von Fig. 1(a) längs der Linie A-A,

Fig. 1(c) einen Querschnitt von Fig. 1(a) längs der Linie B-B,

Fig. 2 bis 5 Querschnittsansichten von MOS-Aufbauten zur Erläuterung bekannter Möglichkeiten der Verringe rung der Gate-Drain-Kapazität bei MOS-Halbleiter elementen,

Fig. 6(a) eine Draufsicht auf einen MOS-Aufbau gemäß einer anderen Ausführungsform der Erfindung,

Fig. 6(b) eine Schnittansicht von Fig. 6(a) längs der Linie C-C

Fig. 6(c) eine Schnittansicht von Fig. 6(a) längs der Linie D-D,

Fig. 7(a) eine Draufsicht auf einen MOS-Aufbau einer weite ren Ausführungsform der Erfindung,

Fig. 7(b) eine Schnittansicht von Fig. 7(a) längs der Linie E-E, und

Fig. 7(c) eine Schnittansicht von Fig. 7(a) längs der Linie F-F.

Die Fig. 1(a), (b) und (c) zeigen den MOS-Aufbau eines MOS- Halbleiterelements gemäß einer Ausführungsform der Erfin dung. Teile, die solchen der Fig. 2 bis 5 entsprechen, sind mit denselben Bezugszahlen versehen, was für alle nachfol gend beschriebenen Zeichnungen gilt.

Gemäß der Darstellung in Fig. 1(a) und 1b erstrecken sich die Gateelektrode 6 und der zwischen ihr und dem Siliciumsubstrat angeordnete Gateoxidfilm 5 bis zur Außen kante der quadratischen Sourcezone und weisen ein quadrati sches Fenster auf, innerhalb dessen sie unter Zwischenlage des PSG-Isolierfilms 8 von der Sourceelektrode 7 kontak tiert werden. Die Gateelektrode 5 auf dem Gateoxidfilm 5 besteht aus einem polykristallinen Siliciumfilm und ist dazu vorgesehen, an der Oberfläche der p-leitenden Kanal zone 2, die in Fig. 1(b) erkennbar ist, einen n-Kanal aus zubilden. Diese Elektrode ist zur Steuerung der Schwellen spannung n-leitend durch Dotierung mit Phosphor oder Arsen mittels eines CVD-Prozesses bei der Herstellung des poly kristallinen Siliciumfilms. Bei der vorliegenden Ausfüh rungsform der Erfindung ist jedoch der Bereich 10, der in Fig. 1(a) schraffiert dargestellt ist, und sich auf dem von den Oberflächen der vier Kanalzonen 2 umgebenen Teil befin det, p-leitend. Wie sich aus Fig. 1(c) ergibt, sind deshalb p-leitende Gateelektroden 10 sandwichartig zwischen den n- leitenden Gateelektroden 6 eingeschlossen und bilden damit eine Kapazität in Reihe zur Gate-Drain-Kapazität. Der p- leitende Bereich 10 der Gateelektrode wird durch Injektion von Borionen mit einer Dosis von 10¹¹ bis 10¹³/cm² unter Verwendung eines Mehrschichtfilms als Maske, einschließlich von auf photolithographische Weise ausgebildeten Oxid filmen, sowie durch Wärmebehandlung ausgebildet.

Fig. 6 zeigt eine andere Ausführungsform der vorliegenden Erfindung, bei der die Kanalzone 2 ein streifenartiges Mu ster aufweist. Bei dieser Ausführungsform sind die p-lei tenden Bereiche 10 der Gateelektrode nicht nur in den von den Oberflächen der vier Kanalzonen 2 umgebenen Teilen, sondern auch in den Teilen zwischen den gegenüberliegenden Längsseiten von jeweils zwei Kanalzonen 2 angeordnet.

Fig. 7 zeigt noch eine andere Ausführungsform der Erfin dung, bei der, wie sich aus der Draufsicht von Fig. 7(a) ergibt, der Gateoxidfilm 5 mit einer Dicke von 50 bis 120 nm (500 bis 1200 Å) nur auf dem von dem quadratischen Fen ster umgebenen Teil einer Kanalzone angeordnet ist, während die anderen Teile einen 600 nm (6000 Å) dicken Oxidfilm 51 bilden. Die p-leitenden Bereiche 10 der Gateelektrode sind auf diesen dicken Oxidfilmen 51 ausgebildet. Dadurch, daß die Oxidfilme 51 unter den Gateelektroden 6 mit Ausnahme derer auf den Kanalzonen 2 dicker ausgebildet sind, kann die Spiegelkapazität verringert werden, wenn die an die Gateelektrode angelegte Spannung Null ist.

Wie sich aus der voranstehenden Beschreibung der Erfindung ergibt, wird die Kapazität dadurch gehalten, daß die Kanal funktion nicht beeinflussende Bereiche mit einem Leitungs typ, der dem der anderen Bereiche entgegengesetzt ist, wel che die Gateelektrode, die den Kanal steuert, mit den Ka nalzonen des zweiten Leitungstyps verbindet, verteilt über die Oberfläche einer Halbleiterschicht des ersten Leitungs typs ausgebildet sind. Da diese Kapazität in Reihe zur Gate-Drain-Kapazität liegt, wird die effektive Kapazität verringert. Da dies unabhängig von dem MOS-Aufbau zum Be trieb des Halbleitersubstrats und des Kanals realisiert wird, wird die Spiegelkapazität verringert, ohne daß R_DS(ON) ansteigt. Dies erlaubt es, einen schnelleren Ein- und Ausschaltvorgang eines MOS-Halbleiterelements, etwa eines MOSFET oder IGBT zu erreichen und die Schaltverluste zu verringern.

Claims

1. MOS-Halbleiterelement, umfassend
eine Halbleiterschicht (1) eines ersten Leitungstyps (n),
mehrere erste Zonen (2) eines zweiten Leitungstyps (p), die an der Oberfläche der Halbleiterschicht (1) derart ausgebildet sind, daß zwischen benachbarten ersten Zonen (2) Ober flächenteile der Halbleiterschicht (1) freiliegen,
eine zweite Zone (4) des ersten Leitungstyps (n), die an einem Oberflächenabschnitt jeder ersten Zone (2) ausgebildet ist, und
Gateelektroden (6), die unter Zwischenlage von Isolierfilmen (5, 51) auf den freiliegen den Oberflächenteilen der Halbleiterschicht (1) und der ersten Zonen (2), die zwischen den zweiten Zonen benachbarter erster Zonen eingeschlossen sind, angeordnet sind und aus einem polykristallinen Siliciumfilm bestehen,
dadurch gekennzeichnet,
daß ein Abschnitt (10) der Gateelektroden (6), der auf einem zwischen vier benachbar ten ersten Zonen (2) gebildeten Oberflächenteil der Halbleiterschicht (1) angeordnet ist, einen Leitungstyp aufweist, der von dem anderer Abschnitte der Gatelektroden (6) verschieden ist.

2. Halbleiterelement nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Zonen (2) eine streifenartige Form aufweisen und zusätzlich ein Abschnitt (10) der Gateelektroden (6), der auf einem Oberflächenabschnitt der Halbleiterschicht (1) zwischen den Längsseiten benach barter erster Zonen (2) angeordnet ist, einen Leitungstyp aufweist, der von dem der anderen Abschnitte der Gatelektroden (6) verschieden ist.

3. Halbleiterelement nach Anspruch 1, dadurch gekennzeichnet, daß der Abschnitt (10) der Gateelektroden (6) mit anderem Leitungstyp durch Ioneninjektion mit einer Dosis von 10¹¹ bis 10¹³/cm² ausgebildet wurde.

4. Halbleiterelement nach einem der vorhergehenden Ansprüche, dadurch gekenn zeichnet, daß der Isolierfilm (51) auf der freiliegenden Oberfläche der Halbleiterschicht (1) dicker als der Isolierfilm (5) auf der Oberfläche der ersten Zone (2) ist.