JPH01295465A - 二重拡散型電界効果半導体装置 - Google Patents
二重拡散型電界効果半導体装置Info
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- JPH01295465A JPH01295465A JP63126265A JP12626588A JPH01295465A JP H01295465 A JPH01295465 A JP H01295465A JP 63126265 A JP63126265 A JP 63126265A JP 12626588 A JP12626588 A JP 12626588A JP H01295465 A JPH01295465 A JP H01295465A
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- insulating layer
- electrode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、二重拡散型電界効果半導体装置に関する。
半導体装置として、二重拡散型電界効果半導体装置（以
下、適宜、ｒＤＭＯ５Ｊと言う）がある。第４図はＤＭ
Ｏ３の基本構成をあられす。
下、適宜、ｒＤＭＯ５Ｊと言う）がある。第４図はＤＭ
Ｏ３の基本構成をあられす。
ＤＭＯ３は、半導体基板３１の表面に二重拡散領域が設
けられている。この二重拡散領域は、チャンネル形成用
不純物拡散領域３２にソース領域用不純物拡散領域３３
が拡散形成された構成となっている。チャンネル形成域
は不純物拡散領域３２の表面になる。一方、チャンネル
形成域の上には、絶縁層３４を介してゲート電極３５が
設けられている。出力電流は、ソース電極３６とドレイ
ン電極３７間を流れる。
けられている。この二重拡散領域は、チャンネル形成用
不純物拡散領域３２にソース領域用不純物拡散領域３３
が拡散形成された構成となっている。チャンネル形成域
は不純物拡散領域３２の表面になる。一方、チャンネル
形成域の上には、絶縁層３４を介してゲート電極３５が
設けられている。出力電流は、ソース電極３６とドレイ
ン電極３７間を流れる。
このＤＭＯ３では、ゲート電極３５の電圧によりチャン
ネルを制御し、ソース・ドレイン間を流れる出力電流を
コントロールするようになっている。
ネルを制御し、ソース・ドレイン間を流れる出力電流を
コントロールするようになっている。
そして、第４図にみるような基本構成を複数個備え出力
容量を大きくし利用価値を高めたパワーＤＭＯ３がある
。
容量を大きくし利用価値を高めたパワーＤＭＯ３がある
。
一方、いわゆるに−ルドプレートを設けて、耐圧を高め
高圧分野への適用を図るようにもされている。
高圧分野への適用を図るようにもされている。
この従来のパワーＤＭＯ３では、利用価値をいっそう高
めるために、さらなる高耐圧化と同時に高速化が強く望
まれている。
めるために、さらなる高耐圧化と同時に高速化が強く望
まれている。
この発明は上記の事情に鑑み、高速かつ高耐圧で出力容
量の大きな二重拡散型電界効果半導体装置を提供するこ
とを課題とする。
量の大きな二重拡散型電界効果半導体装置を提供するこ
とを課題とする。
この発明のＤＭＯ３では、チャンネル制御用のゲート電
極が絶縁層を介して複数の二重拡散領域間にまたがるよ
うに設けられていると同時にフィールドプレート電極が
絶縁層を介して設けられているが、前記ゲート電極下の
絶縁層がチャンネル形成域では薄く二重拡散領域間では
厚くなっているとともに、前記々−ルドプレート電極下
の絶縁層が基板中央寄りの部分では薄く外側寄りの部分
では厚くなっている。
極が絶縁層を介して複数の二重拡散領域間にまたがるよ
うに設けられていると同時にフィールドプレート電極が
絶縁層を介して設けられているが、前記ゲート電極下の
絶縁層がチャンネル形成域では薄く二重拡散領域間では
厚くなっているとともに、前記々−ルドプレート電極下
の絶縁層が基板中央寄りの部分では薄く外側寄りの部分
では厚くなっている。
ゲート電極は、二重拡散領域間では絶縁膜が厚いので、
ゲート・ドレイン間容量が少ない。ゲート・ドレイン間
容量が少ないと、信号電圧の充電時間が少なくなるため
、動作速度が早くなる。つまり、高速ＤＭＯ３となる。
ゲート・ドレイン間容量が少ない。ゲート・ドレイン間
容量が少ないと、信号電圧の充電時間が少なくなるため
、動作速度が早くなる。つまり、高速ＤＭＯ３となる。
もちろん、チャンネル形成域では絶縁層が薄くゲート電
極に加わる信号電圧を有効に作用させることができる。
極に加わる信号電圧を有効に作用させることができる。
フィールドプレート電極下の絶縁層が基板中央寄りの部
分では薄く外側寄りの部分では厚くなっていると、遮断
時、空乏層が電界集中を緩和するようなかたちで広がる
ようになるため、電界集中が緩和された分、耐電圧が向
上する。つまり、高耐圧ＤＭＯ３となるのである。
分では薄く外側寄りの部分では厚くなっていると、遮断
時、空乏層が電界集中を緩和するようなかたちで広がる
ようになるため、電界集中が緩和された分、耐電圧が向
上する。つまり、高耐圧ＤＭＯ３となるのである。
もちろん、二重拡散領域が複数個あるため、出力容量の
大きいパワーＤＭＯ３であることはいうまでもない。
大きいパワーＤＭＯ３であることはいうまでもない。
以下、この発明にかかるＤＭＯ３を、その一実施例に基
づいてａ’Ｐ Ｌ ＜ 説明する。
づいてａ’Ｐ Ｌ ＜ 説明する。
第１図は、この発明にかかるＤＭＯ３の一実施例をあら
れず。
れず。
ＤＭＯ３Ｉでは、半導体基板２の表面に３つの二重拡散
領域が設けられている。各二重拡散領域は、チャンネル
形成用不純物拡散領域（Ｐ領域）３および同領域３内に
拡散形成されたソース領域用不純物拡散領域（Ｎ領域）
４からなる。もちろん、各二重拡散領は、第３図にみる
ように、互いに分離している。第３図は、半導体基板２
上に形成された絶縁層や電極を除いて基板２表面の二重
拡散領域を上からみた状態をあられす。
領域が設けられている。各二重拡散領域は、チャンネル
形成用不純物拡散領域（Ｐ領域）３および同領域３内に
拡散形成されたソース領域用不純物拡散領域（Ｎ領域）
４からなる。もちろん、各二重拡散領は、第３図にみる
ように、互いに分離している。第３図は、半導体基板２
上に形成された絶縁層や電極を除いて基板２表面の二重
拡散領域を上からみた状態をあられす。
一方、チャンネル制御用のゲート電極５．５は、絶縁層
６．６を介して半導体基板２上に設けられている。ゲー
ト電極５の電圧をチャンネル形成域ＣＨに作用させてチ
ャンネルを作る。各ゲート電極５はふたつの二重拡散領
域にまたがるように形成されているが、ゲート電極５下
の絶縁層６は、第１図にみるように、チャンネル形成域
ＣＨでは薄いが二重拡散領域間では厚くなっており、ゲ
ート・ドレイ間容量が小さいことは、前述したとおりで
ある。
６．６を介して半導体基板２上に設けられている。ゲー
ト電極５の電圧をチャンネル形成域ＣＨに作用させてチ
ャンネルを作る。各ゲート電極５はふたつの二重拡散領
域にまたがるように形成されているが、ゲート電極５下
の絶縁層６は、第１図にみるように、チャンネル形成域
ＣＨでは薄いが二重拡散領域間では厚くなっており、ゲ
ート・ドレイ間容量が小さいことは、前述したとおりで
ある。
ソース領域用不純物拡散領域４にはソース電極７が設け
られており、同電極７と一体的に形成されたフィールド
プレート電極８が絶縁層９を介して半導体基板２上に設
けられている。このフィールドプレート電極８下の絶縁
層９が外側寄りの部分９ａでは厚くなっていて、耐電圧
を向上させることも前述のとおりである。
られており、同電極７と一体的に形成されたフィールド
プレート電極８が絶縁層９を介して半導体基板２上に設
けられている。このフィールドプレート電極８下の絶縁
層９が外側寄りの部分９ａでは厚くなっていて、耐電圧
を向上させることも前述のとおりである。
なお、半導体基板２は、Ｎ″層とＮ−層の二層構成であ
り、二重拡散領域以外の個所は、いわゆるドレイン領域
である。ドレイン電極１０が半導体基板２裏面に設けら
れており、ＤＭＯ３Ｉは縦型である。
り、二重拡散領域以外の個所は、いわゆるドレイン領域
である。ドレイン電極１０が半導体基板２裏面に設けら
れており、ＤＭＯ３Ｉは縦型である。
ＤＭＯ３Ｉでは、ゲート電極５の電圧によりチャンネル
を制御して、ソース・ドレイン間を流れる出力電流をコ
ントロールするようになっている続いて、前記ＤＭＯ３
Ｉの製法の一例について説明する。
を制御して、ソース・ドレイン間を流れる出力電流をコ
ントロールするようになっている続いて、前記ＤＭＯ３
Ｉの製法の一例について説明する。
第２図は、ＤＭＯ３Ｉを製造するときの様子を順をおっ
てあられす。
てあられす。
第２図（ａ）にみるように、Ｎ＋層とＮ−層からなるシ
リコン半導体基板２表面に３つ二重拡散領域と表面を覆
う絶縁層（ＳｉＯｘ膜）■を通常の方法で形成する。
リコン半導体基板２表面に３つ二重拡散領域と表面を覆
う絶縁層（ＳｉＯｘ膜）■を通常の方法で形成する。
ついで、第２図（ｂ）にみるように、各二重拡散領域と
フィールドプレートが形成される個所の絶縁層Ｉ′、Ｉ
“が残るように（例えば、レジストマスクを形成してか
ら）エツチング処理する。
フィールドプレートが形成される個所の絶縁層Ｉ′、Ｉ
“が残るように（例えば、レジストマスクを形成してか
ら）エツチング処理する。
ついで、第２図（Ｃ）にみるように、露出された部分に
薄い酸化膜Ｇを形成してからポリシリコン層蒸着・パタ
ーンニングをすることにより、ゲート電極５を形成し、
その上に中間絶縁層トＩを形成する。
薄い酸化膜Ｇを形成してからポリシリコン層蒸着・パタ
ーンニングをすることにより、ゲート電極５を形成し、
その上に中間絶縁層トＩを形成する。
続いて、第２図（ｄｌにみるように、絶縁層Ｇ、Ｈの所
定個所をエツチング除去して、ソース電極用コンタクト
ホールＪを開ける。この時、絶縁ｉＨ″と絶縁７５１“
に段差かつ（ようにする。つまり、絶縁層■″の内端で
は絶縁層Ｈが残らないようにするのである。
定個所をエツチング除去して、ソース電極用コンタクト
ホールＪを開ける。この時、絶縁ｉＨ″と絶縁７５１“
に段差かつ（ようにする。つまり、絶縁層■″の内端で
は絶縁層Ｈが残らないようにするのである。
ついで、ソース電極７およびフィールドプレート電極８
を形成するためのアルミ蒸着・パターンニングを行うと
ともにドレイン電極１０を形成すると第１図にみるよう
なりＭＯＳ １が完成する。
を形成するためのアルミ蒸着・パターンニングを行うと
ともにドレイン電極１０を形成すると第１図にみるよう
なりＭＯＳ １が完成する。
絶縁層６は、絶縁層１’、Ｇ’がらなり、絶縁層９は、
絶縁ＪｉＩ“、■＃からなる。絶縁層ｌ“からなる部分
が基板中央寄りの部分で、両絶縁層Ｉ“、Ｈ“の２層か
らなる部分が外側寄りの部分であることはいうまでもな
い。
絶縁ＪｉＩ“、■＃からなる。絶縁層ｌ“からなる部分
が基板中央寄りの部分で、両絶縁層Ｉ“、Ｈ“の２層か
らなる部分が外側寄りの部分であることはいうまでもな
い。
上記製法では、チャンネル形成域ＣＩの薄い絶縁層Ｇ′
を形成する前に二重拡散領域間に厚い絶縁層Ｉ′を形成
することにより、ゲート電極５下の絶縁層６が二重拡散
領域間では厚くなるようにしている。そのために、蟇色
縁層１のエツチングにちょ、と工夫を凝らすだけで工程
を増やすこともないから極めて容易である。
を形成する前に二重拡散領域間に厚い絶縁層Ｉ′を形成
することにより、ゲート電極５下の絶縁層６が二重拡散
領域間では厚くなるようにしている。そのために、蟇色
縁層１のエツチングにちょ、と工夫を凝らすだけで工程
を増やすこともないから極めて容易である。
一方、ソース用コンタクトホールＪを開ける際に、絶縁
層■“、Ｈ＃に段差を持たせ、フィールドプレート電掘
８下の外端では絶縁層９の厚みが厚くなるようにしてい
る。そのために、コンタクトホール形成の際、絶縁Ｊｔ
ＷＨのエツチングにちょっと工夫を凝らすだけで工程を
増やすこともないから極めて容易である。
層■“、Ｈ＃に段差を持たせ、フィールドプレート電掘
８下の外端では絶縁層９の厚みが厚くなるようにしてい
る。そのために、コンタクトホール形成の際、絶縁Ｊｔ
ＷＨのエツチングにちょっと工夫を凝らすだけで工程を
増やすこともないから極めて容易である。
この発明は上記実施例に限定されない。例えば、半導体
ｗ５坂のＮ″屓がＰ′層となるバイポーラＤＭＯＳであ
ってもよい。ＤＭＯ３が縦型ＤＭＯ８でなく、横型ＤＭ
Ｏ３であってもよい。ＤＭＯ３が上記の製法以外の方法
で作られていてもよい、二重拡散領域の数も３個に限ら
ず、２個、あるいは、４個以上の極めて多数個でもよい
。
ｗ５坂のＮ″屓がＰ′層となるバイポーラＤＭＯＳであ
ってもよい。ＤＭＯ３が縦型ＤＭＯ８でなく、横型ＤＭ
Ｏ３であってもよい。ＤＭＯ３が上記の製法以外の方法
で作られていてもよい、二重拡散領域の数も３個に限ら
ず、２個、あるいは、４個以上の極めて多数個でもよい
。
以上述べたように、この発明の二重拡散型電界効果半導
体装Ｒは、以下のような優れた９ＪＪ果を同時に奏する
。
体装Ｒは、以下のような優れた９ＪＪ果を同時に奏する
。
ゲート電極は、二重拡散領域間では絶縁膜が厚いので、
ゲート・ドレイン間容量が少−ない。ゲート・ドレイン
間容量が少ないと、信号電圧の充電時間が少ないので、
動作速度が早くなる。
ゲート・ドレイン間容量が少−ない。ゲート・ドレイン
間容量が少ないと、信号電圧の充電時間が少ないので、
動作速度が早くなる。
フィールドプレート電極下の絶縁層が外側寄りの部分で
厚くなっていると、遮断時、空乏層が電界集中を緩和す
るようなかたちで広がるようになり、電界集中が緩和さ
れた分、耐電圧が向上するもらろん、二重拡散領域が複
数個あるため、出力容量が大きい。
厚くなっていると、遮断時、空乏層が電界集中を緩和す
るようなかたちで広がるようになり、電界集中が緩和さ
れた分、耐電圧が向上するもらろん、二重拡散領域が複
数個あるため、出力容量が大きい。
つまり、高速かつ高耐圧のパワーＤＭＯ３となるのであ
る。
る。
第１図は、この発明にかかるＤＭＯ３の一実施例をあら
れす断面図、第２図（ａｌ〜（ｄｌは、Ｄ Ｍ ＯＳｌ
を製造するときの様子を順をおってあられず断面図、第
３図は、上記ＤＭＯ３の半導体基板表面の部分平面図、
第４図は、従来のＤＭＯ３の基本構成をあられす断面図
である。 １・・・ＤＭＯ３２・・・半導体基板 ３・・・チャ
ンネル形成用不純物拡散領域（二重拡散領域の一部）
４・・・ソース領域用不純物拡散領域（二重拡散領域
の一部） ５・・・ゲート電極 ６．９・・・絶縁
石 代理人 弁理士 松 本 武 彦 １３図 第４図
れす断面図、第２図（ａｌ〜（ｄｌは、Ｄ Ｍ ＯＳｌ
を製造するときの様子を順をおってあられず断面図、第
３図は、上記ＤＭＯ３の半導体基板表面の部分平面図、
第４図は、従来のＤＭＯ３の基本構成をあられす断面図
である。 １・・・ＤＭＯ３２・・・半導体基板 ３・・・チャ
ンネル形成用不純物拡散領域（二重拡散領域の一部）
４・・・ソース領域用不純物拡散領域（二重拡散領域
の一部） ５・・・ゲート電極 ６．９・・・絶縁
石 代理人 弁理士 松 本 武 彦 １３図 第４図
Claims (1)
- １ チャンネル形成用不純物拡散領域内にソース領域用
不純物拡散領域が形成されてなる二重拡散領域が半導体
基板表面に複数個設けられており、かつ、前記基板上に
は、チャンネル制御用のゲート電極が絶縁層を介して複
数の二重拡散領域間にまたがるように設けられていると
ともに、フィールドプレート電極が絶縁層を介して設け
られている二重拡散型電界効果半導体装置において、前
記ゲート電極下の絶縁層がチャンネル形成域では薄く二
重拡散領域間では厚くなっているとともに、前記フィー
ルドプレート電極下の絶縁層が基板中央寄りの部分では
薄く外側寄りの部分では厚くなっていることを特徴とす
る二重拡散型電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126265A JPH01295465A (ja) | 1988-05-24 | 1988-05-24 | 二重拡散型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126265A JPH01295465A (ja) | 1988-05-24 | 1988-05-24 | 二重拡散型電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295465A true JPH01295465A (ja) | 1989-11-29 |
Family
ID=14930905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126265A Pending JPH01295465A (ja) | 1988-05-24 | 1988-05-24 | 二重拡散型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5291050A (en) * | 1990-10-31 | 1994-03-01 | Fuji Electric Co., Ltd. | MOS device having reduced gate-to-drain capacitance |
-
1988
- 1988-05-24 JP JP63126265A patent/JPH01295465A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5291050A (en) * | 1990-10-31 | 1994-03-01 | Fuji Electric Co., Ltd. | MOS device having reduced gate-to-drain capacitance |
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