DE4310954C2 - Halbleiter-Bearbeitungsverfahren zum Herstellen eines Isoliergrabens in einem Substrat - Google Patents
Halbleiter-Bearbeitungsverfahren zum Herstellen eines Isoliergrabens in einem SubstratInfo
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Description
Die Erfindung betrifft Halbleiter-Bearbeitungsverfahren zum Herstellen eines Iso
liergrabens in einem Substrat.
Integrierte Schaltungen werden chemisch und physikalisch in
einem Substrat, wie einem Siliciumplättchen integriert, in
dem man Bereiche im Substrat bemustert oder Schichten in
einem Muster auf das Substrat aufbringt. Diese Bereiche und
Schichten können zum Herstellen von Leiterbahnen und Wider
ständen leitfähig sein. Sie können auch unterschiedliche
Leitfähigkeit aufweisen, wobei dies zur Herstellung von
Transistoren und Dioden wesentlich ist. Will man verschiede
ne Schaltungskomponenten im Substrat herstellen, so ist es
nötig, diese Komponenten voneinander zu isolieren.
Zum elektrischen Isolieren von in einem massiven Substrat
ausgebildeten Komponenten in integrierten Schaltungen sind
mehrere Verfahren bekannt. Ein übliches Isolationsverfahren
wird LOCOS-Isolation genannt und steht für "LOCal Oxidation
of Silicon", wobei in den nicht aktiven (Feld) Bereichen
eines Substrats ein teilausgenommenes Oxid gebildet wird.
Bei der prinzipiellen Anwendung von LOCOS wird ein Oxid in
gewünschten Feldbereichen gezüchtet. Dies erfolgt durch Ab
decken aktiver Bereiche mit einer dünnen Schicht Silicium
nitrid, die eine Oxidation darunter vermeidet. Die Nitrid
schicht wird mit einem Muster versehen und geätzt, so daß
die Siliciumbereiche, in denen Feldoxide gezüchtet werden
sollen, nach oben exponiert werden. Das Plättchen wird dann
oxidiert und die Oxide wachsen dort, wo kein maskierendes
Nitrid vorhanden ist. An den Rändern der Nitridmaske diffun
diert jedoch seitliche Oxidans. Damit kann Oxid unterwachsen
und die Nitridränder anheben. Die Form des Oxids an den Nit
ridrändern besteht aus einem allmählich ansteigenden Oxid
keil, der sich in eine darunterliegende Oxidkissenschicht
fortsetzt. Diese Erscheinung wird Vogelschnabel benannt.
Diese Erscheinung ist also eine seitliche Ausdehnung des
Feldoxids in die aktiven Bereiche der Komponenten hinein.
Ein Nachteil dieses Isolierverfahrens besteht darin, daß der
Vogelschnabel zur Folge hat, daß ein Feldoxid entsteht, das
größere seitliche Abmessungen hat als die minimale Photo
größe, die zum Erzeugen der Maskenöffnung im Nitrid benutzt
wird.
Wenn also bei der Halbleiterherstellung die Geometrie eine
Submikrongröße erreicht, stoßen die bekannten LOCOS-Isolier
verfahren an ihre Grenzen und es bedarf anderer Isolierver
fahren für CMOS und bipolare Technologien. Eines dieser Ver
fahren bedient sich einer Isoliation durch Gräben. Hier wer
den ausgefüllte isolierte Gräben vertikal in dem Substrat
erzeugt, um Komponenten auf beiden Seiten des Grabens von
einander zu trennen bzw. zu isolieren. Die Erfindung be
trifft Bearbeitungsverfahren zum Herstellen solcher Isolier
gräben in einem Substrat.
Ein bekanntes Verfahren zum Herstellen von Isoliergräben sei
anhand der Fig. 1 bis 5 erläutert. Fig. 1 zeigt ein Halblei
tersubstrat 10, bestehend aus einem massiven Substrat 12,
einer dünnen Schicht Kissenoxid 14 und einer Photoresist-
Schicht 16 (lichtunempfindliche Schicht). Die Photoresist-
Schicht 16 ist gemustert und bildet eine Kontaktöffnung 20,
durch welche ein Graben geformt wird.
In Fig. 2 sind die Kissenoxidschicht 14 und das Substrat 12
geätzt, so daß eine Vertiefung bzw. ein Graben 22 gebildet
ist.
In Fig. 3 läßt man eine SiO2-Schicht 24 im Graben 22 wach
sen. Ein zusätzliches Isolierimplantat 26 kann am Boden des
Grabens 22 vorgesehen sein. Besteht beispielsweise das mas
sive Substrat 12 aus p-Silicium und sollen darin n-Kanal-
Elemente gebildet werden, so kann das Implantat 26 ein p+-
Implantat sein, um eine weitere elektrische Isolierung
zwischen den auf beiden Seiten des Grabens 22 zu bildenden
Schaltungskomponenten zu bewirken. Das Implantat sollte man
ausbilden, bevor die in Fig. 1 gezeigte Maskenschicht 16
entfernt wird.
In Fig. 4 wird auf dem Plättchen zum Ausfüllen des Grabens
22 eine Schicht 28 mit Grabenfüllmaterial abgelagert. Diese
Schicht 28 kann Polysilicium oder Oxid oder eine andere Mas
se sein, die den Graben 22 ausfüllt. Es muß nicht unbedingt
eine Isoliermasse sein, da die Oxidschicht 26 eine elektri
sche Isolierung über den Graben 22 hinweg liefert. Beim
typischen konformen Aufbringen dieser Schicht entsteht die
dargestellte V-förmige Vertiefung 30.
Gemäß Fig. 5 wird die Schicht 28 oberhalb des Grabens 22
weggeätzt. Wie Fig. 5 zeigt, bleibt jedoch unglücklicher
weise die durch das konforme Ablagern der Schicht 28 ent
standene V auch nach der Ätzung erhalten. Dies ist uner
wünscht.
Ein gattungsgemäßes Bearbeitungsverfahren zum Herstellen eines Isoliergra
bens in einem Substrat ist aus JP 3-165050 (A) zu entnehmen. Es handelt sich
um folgende Schritte:
Eine erste Oxidschicht wird in bestimmter Dicke über einem Substrat aufgebracht;
eine Polysiliziumschicht mit einer zweiten Dicke wird über dem Substrat aufgebracht;
eine verlorene Schicht eines Ätzstoppmaterials wird in einer dritten Dicke über der Polysiliziumschicht aufgebracht, wobei die Ätzstopp schicht selektiv bezüglich des Polysiliziums ätzbar ist;
die verlorene Schicht, die Polysiliziumschicht und die erste Schicht werden in einem Muster in das Substrat hinein durchgeätzt, um den Isoliergraben zu formen;
eine Oxidschicht mit einer vierten Dicke wird über dem Substrat zum Ausfüllen des Isoliergrabens abgelagert, wobei das Ätzstoppmaterial bezüglich des Oxids selektiv ätzbar ist, das Grabenfülloxid wird zum Glätten geätzt, wobei die verlorene Schicht als Ätzstopp beim Glättungsätzen dient;
die verlorene Schicht wird vom Substrat selektiv bezüglich des Graben fülloxids und der Polysiliziumschicht durch Ätzen entfernt.
Eine erste Oxidschicht wird in bestimmter Dicke über einem Substrat aufgebracht;
eine Polysiliziumschicht mit einer zweiten Dicke wird über dem Substrat aufgebracht;
eine verlorene Schicht eines Ätzstoppmaterials wird in einer dritten Dicke über der Polysiliziumschicht aufgebracht, wobei die Ätzstopp schicht selektiv bezüglich des Polysiliziums ätzbar ist;
die verlorene Schicht, die Polysiliziumschicht und die erste Schicht werden in einem Muster in das Substrat hinein durchgeätzt, um den Isoliergraben zu formen;
eine Oxidschicht mit einer vierten Dicke wird über dem Substrat zum Ausfüllen des Isoliergrabens abgelagert, wobei das Ätzstoppmaterial bezüglich des Oxids selektiv ätzbar ist, das Grabenfülloxid wird zum Glätten geätzt, wobei die verlorene Schicht als Ätzstopp beim Glättungsätzen dient;
die verlorene Schicht wird vom Substrat selektiv bezüglich des Graben fülloxids und der Polysiliziumschicht durch Ätzen entfernt.
Vergleichbare-Halbleiter -Bearbeitungsverfahren zum Herstellen eines Iso
liergrabens sind auch aus US-4 307 180; US-4 740 480; JP 61-220353(A); JP
63-257244(A) und Improved Planarization Scheme for Deep Trench Isolaton in US-Z: IBM Technical Disclosure Bulletin, Vol. 33, No. 6B, November 1990, p. 358-359
sowie Methods of Preventing Excessive Oxidation of Polysilicon Trench Fill
in Semiconductor Device in US-Z: IBM Technical Disclosure Bulletin, Vol. 30,
No. 10, March 1988, ps. 160-158 bekannt. Bei diesem Stand der Technik besteht die
erste Schicht jeweils aus einer Oxidschicht. Dreifachschichten, bestehend aus
einer ersten Schicht, Polysiliziumschicht und einer verlorenen Schicht
aus einem Ätzstoppmaterial zur Grabenätzung in einem DRIAM-Prozess sind
aus der US-5 047 815 und JP 4-72758 (A) bekannt.
Der Erfindung liegt die Aufgabe zugrunde, ein gegenüber dem Stand der Technik verbessertes
Halbleiter-Bearbeitungsverfahren zum Herstellen eines Isoliergrabens in einem Substrat anzugeben.
Die genannte Aufgabe ist durch Halbleiter-Bearbeitungsverfahren, die eine spezielle Verbindung von Prozeßschritten
zur Grabenätzung und zum Auffüllen des Grabens mit Isoliermaterial
enthalten, jeweils mit den Merkmalen der Ansprüche 1, 2 oder 3 gelöst.
Diese Verfahren besitzen gegenüber dem Stand der Technik gewisse Vor
teile. So erhält man u. a. eine planare Grabenfüllschicht, die genau mit der
Siliziutnoberfläche/Grabenkante abschließt. Die Anwendung des Ätzstopp
materials in Kombination mit der Grabenätzung macht es möglich, nach dem
Glättungsätzverfahren, insbesondere chemisch-mechanischem Polieren, das
Grabenfüllmaterial abzuätzen, ohne die Siliziumoberfläche zu beschädigen,
in der dann die Transistoren ausgebildet werden sollen.
Ausführungsbeispiele der Erfindung sind nachstehend anhand
der Zeichnung näher erläutert. Es zeigen:
Fig. 1 bis 5 schematische Darstellungen eines bekannten Ver
fahrens zum Herstellen von Gräben;
Fig. 6 bis 13 schematische Darstellungen der Verfahrensschritte
zum Herstellen von Gräben gemäß der Erfindung;
Fig. 14 bis 19 eine schematische Darstellung der Verfahrens
schritte zum Herstellen von Gräben in einer abge
wandelten Ausführungsform der Erfindung.
Anhand der Fig. 6 bis 13 wird ein erstes Herstellverfahren
beschrieben, bei dem von einem Halbleitersubstrat 30 ausge
gangen wird, das teilweise aus einem massiven Substrat 32
besteht. Das Substrat 32 besteht in typischer Weise
und vorzugsweise aus gering leitfähig dotiertem Silicium
(nämlich mit einer Dotietkonzentration von 2 × 1015 Atoms/cm3).
Eine erste Schicht 34 wird in einer ersten bestimmten
Dicke über dem Massensubstrat 32 aufgebracht. Die Schicht 34
in dieser Ausführungsform besteht vorzugsweise aus einem
Oxid wie SiO2, das thermisch gezüchtet oder abgelagert wird.
Die erste Schichtdicke beträgt vorzugsweise etwa 10 bis
50 nm.
Eine zweite Schicht 36 wird über dem Substrat auf der
Schicht 34 in einer zweiten bestimmten Dicke aufgebracht.
Die zweite Schicht 36 ist in Bezug auf die erste Schicht 34
selektiv ätzbar. Beispielsweise und vorzugsweise wird Poly
silicium verwendet und beträgt die zweite Schichtdicke vor
zugsweise zwischen etwa 10 und 100 nm. Für die fol
gende Beschreibung soll die Schicht 36 die Substratoberflä
che 37 definieren.
Eine verlorene Schicht 38 eines bestimmten Ätzstoppmaterials
wird in einer bestimmten dritten Dicke auf der Schicht 36
aufgebracht. Das Ätzstoppmaterial ist gegenüber dem zweiten
Material selektiv ätzbar und besteht vorzugsweise aus einem
Nitrid, wie Si3N4. Die Dicke der dritten Schicht beträgt
vorzugsweise etwa 50 bis etwa 300 nm.
Gemäß Fig. 7 sind die verlorene Schicht 38, die zweite
Schicht 36, die erste Schicht 34 und das Massensubstrat 32
in einem bestimmten Muster nacheinander geätzt, und definie
ren einen Isoliergraben 40. Gegebenenfalls kann am Boden des
Grabens 40 entsprechend dem Implantat 26 der Fig. 3 ein Iso
lierimplantat vorgesehen werden.
Fig. 8 zeigt das Deponieren eines Grabenfüllmaterials 42 in
einer vierten Dicke auf dem Substrat, das den Isoliergraben
40 ausfüllt. Das Grabenfüllmaterial ist in Bezug auf das
zweite Material selektiv ätzbar, und das zweite Material ist
in Bezug auf das Grabenfüllmaterial selektiv ätzbar. Außer
dem ist das Ätzstoppmaterial in Bezug auf das Grabenfüll
material selektiv ätzbar. In dem beschriebenen Ausführungs
beispiel ist das bevorzugte Grabenfüllmaterial ein Oxid, wie
SiO2. Dieses kann in bekannter Weise, beispielsweise in
einem TEOS-Verfahren deponiert werden und kann mit Bor und/oder
Phosphor in gewünschter Weise dotiert sein. Die vierte
Dicke beträgt vorzugsweise zwischen etwa 200 bis etwa
300 nm, und ist von der Grabengröße abhängig. Je seichter
der Graben beispielsweise ist, desto dünner ist auch die
vierte Dicke.
Fig. 9 zeigt das Ätzen der Schicht 42 zum Einebnen oder
Glätten, wobei die verlorene Schicht 38 als Ätzstopp bei
diesem Glättungsätzen benutzt wird. Erfindungsgemäß wird zum
Glättungsätzen bei weitem ein chemisch-mechanisches Polieren
(CMP) vorgezogen. Ist die Schicht 42 ein Oxid und die
Schicht 38 ein Nitrid, so enthält beispielsweise ein CMP
Polierschlamm SiO2-Schleifpartikel in einem KOH Schlamm.
Damit erhält man eine Ätzgeschwindigkeit von 0,3 µ/min und
erhält die in Fig. 9 dargestellte Form.
In Fig. 10 ist die verlorene Schicht 38 selektiv in Bezug
auf die zweite Schicht 36 und das Grabenfüllmaterial 42
weggeätzt, so daß eine Säule 44 aus Grabenfüllmaterial ste
henbleibt, die nach oben über die zweite Schicht 36 vorragt.
So wird also die verlorene Schicht 38 vom Substrat weggeätzt
und die stehengebliebene Säule aus Grabenfüllmaterial über
ragt die Substratsoberfläche 37.
Gemäß Fig. 11 ist die aufragende Säule 44 relativ zur zwei
ten Schicht 36 selektiv geätzt, also auch gegenüber der
Substratoberfläche 37, wobei das Material 42 im Graben 40
stehenbleibt. Wie dargestellt, erfolgt vorzugsweise das
Wegätzen der Säule 44 nach unten bis zu einer gerade unter
halb der zweiten Schicht 36 liegenden Höhe, liegt also höher
als bzw. über der Oberseite des Siliciumsubstrats 32.
In Fig. 12 ist die zweite Schicht 36 vom Substrat selektiv
in Bezug auf die erste Schicht 34 und das Grabenfüllmaterial
weggeätzt. Ist die Schicht 36 ein Polysilicium, so kann man
beispielsweise für die Ätzbedingungen eine nasse Polysili
cium HF/HNO3/H2O Chemie verwenden, die eine ausgezeichnete
Selektivität gegenüber Oxid liefert.
In Fig. 13 ist nun der fertige Isoliergraben 40 dargestellt,
nachdem die Schicht 34 zusammen mit dem Grabenfüllmaterial
42 weggeätzt sind.
Ein alternatives erfindungsgemäßes Verfahren ist in den Fig.
14 und 15 dargestellt. Dabei werden gleiche Bezugszeichen
für gleiche in den Fig. 6 bis 13 dargestellte Schichten ver
wendet. Fig. 14 zeigt ein abgewandeltes Substrat 30a mit
einem darin vorgesehenen Graben 40. Fig. 14 unterscheidet
sich von der Ausführungsform in Fig. 7 darin, daß die Poly
siliciumschicht 36 in Fig. 7 fehlt. Die anderen Schichten
wurden bereits anhand der Ausführungsform der Fig. 6 bis 13
erläutert. Gegebenenfalls kann am Boden des Grabens 40 ana
log dem Implantat 26 der Fig. 3 ein Isolierimplantat vorge
sehen werden.
Gemäß Fig. 15 sind die Seitenwände und der Boden des Grabens
40 mit einer Grabenauskleidung 50 aus Isoliermaterial verse
hen. Die Auskleidung 50 kann eingebracht oder durch Exponie
ren des Substrats 30a für eine Oxidierung gezüchtet werden.
Gemäß Fig. 16 ist ein Grabenfüllmaterial 42a vorzugsweise
Polysilicium in einer bestimmten vierten Dicke abgelagert.
Da die Schicht 42a aus Polysilicium ist, und damit bei dem
beschriebenen Beispiel die gleiche Prädominanz aufweist wie
das Massensiliciumsubstrat 32, wurde die isolierende Graben
auskleidung 50 vorgesehen, um den Kontakt des Massensub
strats 32 (Silicium) mit dem Polysiliciummaterial 42a im
Graben 40 zu vermeiden. Gemäß Fig. 17 wird jetzt die Schicht
42a geätzt und geglättet, vorzugsweise durch ein CMP Verfah
ren, wobei die Schicht 38 als Ätzstopp beim Glättungsätzen
dient.
Fig. 18 zeigt, daß die verlorene Schicht 38 vom Substrat
selektiv gegenüber dem Grabenfüll-Polysilicium und der
ersten Oxidschicht 34 weggeätzt ist, so daß eine überragende
Säule 44 aus dem Material 42a stehenbleibt.
In Fig. 19 ist dargestellt, daß die vorstehende Säule 44
selektiv gegenüber der ersten Oxidschicht 34 geätzt wurde.
In dieser abgeänderten Ausführungsform muß keine Zusatz
schicht 36 verwendet werden, doch bedarf es einer Graben
auskleidung 50. Anschließend kann gegebenenfalls die Schicht
34 und eine äquivalente Dicke des Materials 42a weggeätzt
werden.
Claims (5)
1. Halbleiter-Bearbeitungsverfahren zum Herstellen eines
Isoliergrabens in einem Substrat mit folgenden Schritten:
eine Polysilizium-Schicht (36) wird über einem Substrat (32) in bestimmter Dicke aufgebracht;
eine verlorene Schicht (38) eines bestimmten Ätzstoppmate rials wird in bestimmter Dicke über der Polysilizium- Schicht aufgebracht;
die verlorene Schicht (38) und die Polysilizium-Schicht (36) werden in einem Muster bis in das Substrat (32) hinein durchgeätzt, um den Isoliergraben (40) zu formen;
ein Grabenfüllmaterial (42) in bestimmter Dicke wird über dem Substrat (32) zum Ausfüllen des Isoliergrabens (40) ab gelagert;
das Grabenfüllmaterial (42) wird zum Glätten geätzt, wobei die verlorene Schicht (38) als Ätzstopp beim Glättungsätzen dient;
die verlorene Schicht (38) wird vom Substrat (32) durch Ät zen entfernt, wobei eine Säule (44) des Grabenfüllmaterials (42) stehenbleibt, die eine Substratoberfläche überragt und die überragende Säule (44) wird gegenüber der Substratober fläche selektiv geätzt.
eine Polysilizium-Schicht (36) wird über einem Substrat (32) in bestimmter Dicke aufgebracht;
eine verlorene Schicht (38) eines bestimmten Ätzstoppmate rials wird in bestimmter Dicke über der Polysilizium- Schicht aufgebracht;
die verlorene Schicht (38) und die Polysilizium-Schicht (36) werden in einem Muster bis in das Substrat (32) hinein durchgeätzt, um den Isoliergraben (40) zu formen;
ein Grabenfüllmaterial (42) in bestimmter Dicke wird über dem Substrat (32) zum Ausfüllen des Isoliergrabens (40) ab gelagert;
das Grabenfüllmaterial (42) wird zum Glätten geätzt, wobei die verlorene Schicht (38) als Ätzstopp beim Glättungsätzen dient;
die verlorene Schicht (38) wird vom Substrat (32) durch Ät zen entfernt, wobei eine Säule (44) des Grabenfüllmaterials (42) stehenbleibt, die eine Substratoberfläche überragt und die überragende Säule (44) wird gegenüber der Substratober fläche selektiv geätzt.
2. Halbleiter-Bearbeitungsverfahren zum Herstellen eines
Isoliergrabens in einem Substrat mit folgenden Schritten:
eine erste Schicht (34) eines ersten Materials wird über einem Substrat (32) in einer ersten Dicke aufgebracht;
eine zweite Schicht (36) aus Polysilizium wird auf dem Sub strat mit einer zweiten Dicke aufgebracht, wobei die zweite Schicht (36) bezüglich der ersten Schicht (34) selektiv ätzbar ist;
eine verlorene Schicht (38) eines bestimmten Ätzstoppmate rials mit einer dritten Dicke wird auf die zweite Schicht aufgebracht, wobei die verlorene Schicht (38) bezüglich der zweiten Schicht (36) selektiv ätzbar ist;
die verlorene Schicht (38), die zweite Schicht (36) und die erste Schicht (34) werden in einem Muster bis in das Sub strat hinein durchgeätzt, um den Isoliergraben zu formen;
eine Schicht eines Grabenfüllmaterials (42) mit einer vier ten Dicke wird auf dem Substrat und zum Ausfüllen des Iso liergrabens abgelagert, wobei das Grabenfüllmaterial bezüg lich der zweiten Schicht (36) selektiv ätzbar ist;
die zweite Schicht gegenüber dem Grabenfüllmaterial (42) und die verlorene Schicht (38) gegenüber dem Grabenfüllma terial (42) selektiv ätzbar ist;
das Grabenfüllmaterial (42) wird zum Glätten geätzt, wobei die verlorene Schicht (38) als Ätzstopp beim Glättungsätzen dient;
die verlorene Schicht (38) wird vom Substrat (32) selektiv bezüglich der zweiten Schicht (36) und des Grabenfüllmate rials (42) weggeätzt, wobei eine Säule (44) aus Grabenfüll material (42) stehenbleibt, die die zweite Schicht (36) überragt;
die überragende Säule (44) wird selektiv bezüglich der zweiten Schicht (36) geätzt und die zweite Schicht (36) wird selektiv bezüglich der ersten Schicht (34) und des Grabenfüllmaterials (42) geätzt.
eine erste Schicht (34) eines ersten Materials wird über einem Substrat (32) in einer ersten Dicke aufgebracht;
eine zweite Schicht (36) aus Polysilizium wird auf dem Sub strat mit einer zweiten Dicke aufgebracht, wobei die zweite Schicht (36) bezüglich der ersten Schicht (34) selektiv ätzbar ist;
eine verlorene Schicht (38) eines bestimmten Ätzstoppmate rials mit einer dritten Dicke wird auf die zweite Schicht aufgebracht, wobei die verlorene Schicht (38) bezüglich der zweiten Schicht (36) selektiv ätzbar ist;
die verlorene Schicht (38), die zweite Schicht (36) und die erste Schicht (34) werden in einem Muster bis in das Sub strat hinein durchgeätzt, um den Isoliergraben zu formen;
eine Schicht eines Grabenfüllmaterials (42) mit einer vier ten Dicke wird auf dem Substrat und zum Ausfüllen des Iso liergrabens abgelagert, wobei das Grabenfüllmaterial bezüg lich der zweiten Schicht (36) selektiv ätzbar ist;
die zweite Schicht gegenüber dem Grabenfüllmaterial (42) und die verlorene Schicht (38) gegenüber dem Grabenfüllma terial (42) selektiv ätzbar ist;
das Grabenfüllmaterial (42) wird zum Glätten geätzt, wobei die verlorene Schicht (38) als Ätzstopp beim Glättungsätzen dient;
die verlorene Schicht (38) wird vom Substrat (32) selektiv bezüglich der zweiten Schicht (36) und des Grabenfüllmate rials (42) weggeätzt, wobei eine Säule (44) aus Grabenfüll material (42) stehenbleibt, die die zweite Schicht (36) überragt;
die überragende Säule (44) wird selektiv bezüglich der zweiten Schicht (36) geätzt und die zweite Schicht (36) wird selektiv bezüglich der ersten Schicht (34) und des Grabenfüllmaterials (42) geätzt.
3. Halbleiter-Bearbeitungsverfahren zum Herstellen eines
Isoliergrabens in einem Substrat mit folgenden Schritten:
eine erste Schicht (34) wird in bestimmter Dicke über einem Substrat (32) aufgebracht;
eine zweite Schicht (36) mit einer zweiten Dicke wird über dem Substrat (32) aufgebracht;
eine verlorene Schicht (38) eines Ätzstoppmaterials wird in einer dritten Dicke über der zweiten Schicht aufgebracht, wobei die Ätzstoppschicht selektiv bezüglich der zweiten Schicht ätzbar ist;
die verlorene Schicht (38), die zweite Schicht (36) und die erste Schicht (34) werden in einem Muster in das Substrat (32) hinein durchgeätzt, um den Isoliergraben (40) zu for men;
eine Oxidschicht (42) mit einer vierten Dicke wird über dem Substrat (32) zum Ausfüllen des Isoliergrabens (40) abgela gert, wobei das Ätzstoppmaterial bezüglich des Oxids selek tiv ätzbar ist;
das Grabenfülloxid wird zum Glätten geätzt, wobei die ver lorene Schicht (38) als Ätzstopp beim Glättungsätzen dient;
die verlorene Schicht (38) wird vom Substrat (32) selektiv bezüglich des Grabenfülloxids (42) und der zweiten Schicht (36) durch Ätzen entfernt, wobei eine über der zweiten Schicht (36) überstehende Oxidsäule (44) stehenbleibt;
die überstehende Säule wird (44) bezüglich der zweiten Schicht (36) selektiv geätzt und
die zweite Schicht (36) wird vom Substrat (32) selektiv bezüglich des ersten Materials und des Grabenfülloxids (42) weggeätzt.
eine erste Schicht (34) wird in bestimmter Dicke über einem Substrat (32) aufgebracht;
eine zweite Schicht (36) mit einer zweiten Dicke wird über dem Substrat (32) aufgebracht;
eine verlorene Schicht (38) eines Ätzstoppmaterials wird in einer dritten Dicke über der zweiten Schicht aufgebracht, wobei die Ätzstoppschicht selektiv bezüglich der zweiten Schicht ätzbar ist;
die verlorene Schicht (38), die zweite Schicht (36) und die erste Schicht (34) werden in einem Muster in das Substrat (32) hinein durchgeätzt, um den Isoliergraben (40) zu for men;
eine Oxidschicht (42) mit einer vierten Dicke wird über dem Substrat (32) zum Ausfüllen des Isoliergrabens (40) abgela gert, wobei das Ätzstoppmaterial bezüglich des Oxids selek tiv ätzbar ist;
das Grabenfülloxid wird zum Glätten geätzt, wobei die ver lorene Schicht (38) als Ätzstopp beim Glättungsätzen dient;
die verlorene Schicht (38) wird vom Substrat (32) selektiv bezüglich des Grabenfülloxids (42) und der zweiten Schicht (36) durch Ätzen entfernt, wobei eine über der zweiten Schicht (36) überstehende Oxidsäule (44) stehenbleibt;
die überstehende Säule wird (44) bezüglich der zweiten Schicht (36) selektiv geätzt und
die zweite Schicht (36) wird vom Substrat (32) selektiv bezüglich des ersten Materials und des Grabenfülloxids (42) weggeätzt.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeich
net, daß die überstehende Säule (44) bis unterhalb der
zweiten Schicht (36) weggeätzt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch
gekennzeichnet, daß die verlorene Schicht (38) aus einem
Nitrid besteht.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/869,614 US5229316A (en) | 1992-04-16 | 1992-04-16 | Semiconductor processing method for forming substrate isolation trenches |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE4310954A1 DE4310954A1 (de) | 1993-10-21 |
| DE4310954C2 true DE4310954C2 (de) | 1998-07-16 |
Family
ID=25353917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE4310954A Expired - Lifetime DE4310954C2 (de) | 1992-04-16 | 1993-04-02 | Halbleiter-Bearbeitungsverfahren zum Herstellen eines Isoliergrabens in einem Substrat |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5229316A (de) |
| JP (1) | JP2554831B2 (de) |
| DE (1) | DE4310954C2 (de) |
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|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8125 | Change of the main classification |
Ipc: H01L 21/762 |
|
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8328 | Change in the person/name/address of the agent |
Representative=s name: HEYER, V., DIPL.-PHYS. DR.RER.NAT., PAT.-ANW., 806 |
|
| R071 | Expiry of right | ||
| R071 | Expiry of right |