DE4315260C2 - Anordnung zur Steuerung der Datenübertragung - Google Patents

Description

Die Erfindung betrifft eine Anordnung zur Steuerung der Daten­ übertragung in einem seriell-multiplexen Datenübertragungssy­ stem, wobei in einem seriellen Datenstrom Sende- und Empfangs­ steuer- und Nutzinformationen durch n-unterschiedliche Kanal­ nummern bezeichnet sind.

Aus dem deutschen Gebrauchsmuster G 90 06 238.8 ist eine Steu­ ervorrichtung mit einer Einsteckkarte für die Datenübertragung in einem Fernsprechnetz bekannt. Die dort gezeigte Einsteck­ karte für mit einem digitalen, datenübertragenden Fernsprech­ netz gekoppelte Personalcomputer soll ohne einen zusätzlichen, auf der Einsteckkarte ansonsten anzuordnenden Prozessor aus­ kommen. Zur Abwicklung der für die Datenübertragung notwendi­ gen Steuer- und Datenkanalprotokolle wird auf handelsübliche HDLC-Bausteine und auf den im Endgerät ohnehin vorhandenen Prozessor zurückgegriffen. Der Prozessor des Endgerätes kann über einen Datenbus direkten Zugriff zu den HDLC-Bausteinen nehmen. Für eine Anschaltung der HDLC-Bausteine ist ein Adressblock vorgesehen, welcher im Zusammenwirken mit einem speziellen Interrupt-Baustein das Auslesen von Daten in einer entsprechenden Interrupt-Routine gewährleistet. Die HDLC-Bau­ steine sind getrennt, einmal für den D-Steuerkanal und zum an­ deren für zwei B-Anwendungskanäle, vorgesehen. Es werden also Steuerinformationen im sogenannten D-Kanal des Netzes übertra­ gen und die Anwendungs- oder Nutzinformationen über maximal zwei B-Kanäle geleitet. Sogenannte S-Schnittstellen haben die Aufgabe, einen virtuellen Multiplexrahmen für die erwähnten B- Kanäle und den D-Kanal zu bilden, zu trennen und das Aufsyn­ chronisieren eines externen Taktes zu gewährleisten. Das hier­ durch erreichte Multiplexen erfolgt dann lediglich zeitsyn­ chronisiert ohne das Erkennen spezifischer Kanalnummern, das bei üblicherweise vorhandenen zwei B-Kanälen auch nicht not­ wendig ist.

Der in der Lehre des G 90 06 238.8 erwähnte HDLC-Controller dient dem Nachrichtenaustausch im Steuerinformationskanal, d. h. dem D-Kanal. Wahlweise kann jedoch ein solcher HDLC- Controller auch dazu verwendet werden, um Informationen im B- Kanal zu protokollieren und durch Parität oder ähnliches zu prüfen, so daß sich die Datenübertragungssicherheit erhöht. Hierfür sind jedoch Pufferspeicher notwendig, um eine Block­ bildung und die Paritätsprüfung sowie eine Prüfbiterkennung durchführen zu können.

Aus Bärwald, W., Nachrichtentechnik, Elektronik, Berlin 41 (1991) 4, Seiten 138 bis 143, ist ein OSI-Referenzmodell be­ kannt, welches internationalem Standard entsprechend zur Defi­ nition von Kommunikationsdiensten und Telekommunikationsendge­ räten verwendet wird. Das dort gezeigte OSI-Referenzmodell be­ schreibt Verbindungsprozeduren, transportorientierte Leistun­ gen und Diensteeigenschaften. Zu den transportorientierten Leistungen zählen im Netz bestimmte Mechanismen zur Adressie­ rung der Nachrichtenströme und zur Sicherung gegen Übertra­ gungsfehler. Dazu gehört beispielsweise die Angabe bestimmter Übertragungsprotokolle und das Vornehmen bestimmter Prüf- und Paritätsoperationen, um Übertragungsfehler auszuschließen. Eine untere, sogenannte physikalische Ebene 1 definiert die Übertragungshardware. Einzelheiten, wie eine entsprechende Hardware aufzubauen ist, sind jedoch nicht erläutert.

Die Fig. 7 zeigt eine bereits vorgeschlagene bekannte seri­ elle Datenübertragungssteuerung, bei der Datenleitungen (TXD, RXD) nicht multiplexiert sind. Fig. 8 zeiget ebenfalls eine bereits vorgeschlagene bekannte serielle Datenübertragungs­ steuerung, die zwei Kanäle aufweist, wobei aber die Datenlei­ tungen der Kanäle A und B voneinander getrennt sind. Nachste­ hend wird der Betrieb dieser Steuerungen beschrieben. Die in Fig. 7 gezeigte Datenübertragungssteuerung gibt Übermitt­ lungsdaten (TXD) ab und empfängt Empfangsdaten (RXD) synchron mit einem Taktgeber (CLK). Außerdem werden von einer CPU Daten eingeschrieben und ausgelesen.

Die Datenübertragungssteuerung von Fig. 8 hat jeweils zwei Datenleitungen für Übermittlungs- und für Empfangsdaten, an­ sonsten aber ist der Betrieb ähnlich wie zur Fig. 7 erläu­ tert.

Aufgrund des beschriebenen Aufbaus der bekannten Datenübertra­ gungssteuerungen muß die Zahl der notwendigen Schaltkreise gleicher Konfiguration mit wachsender Kanalzahl erhöht werden, um entsprechende Operationen durchführen zu können. Da die An­ zahl hochintegrierter Schaltkreise erhöht werden muß, ergeben sich nicht unwesentliche Kostensteigerungen. Außerdem tritt das Problem auf, daß der CPU-Bus ausschließlich für den direk­ ten Speicherzugriff genutzt werden kann, um Daten aus einem externen Speicher zu übertragen, so daß die Leistungsfähig­ keit, d. h. der Datendurchsatz, bekannter Steuerungen bzw. An­ ordnungen reduziert ist.

Aus dem Vorgenannten ist es daher Aufgabe der Erfindung, eine Anordnung zur Steuerung der Datenübertragung derart auszubil­ den, daß diese in einem seriell-multiplexen Datenübertragungs­ system in der Lage ist, mit reduziertem Hardwareaufwand ein Datenempfangs- und -sendemanagement hoher Betriebssicherheit durchzuführen.

Die Lösung der Aufgabe der Erfindung erfolgt mit einem Gegen­ stand gemäß den Merkmalen des Patentanspruches 1, wobei die Anordnung eine Einrichtung zum Empfang von Kanalnummern auf­ weist, die wiederum mit einem Adressenmultiplexer in Verbin­ dung steht. Der Adressenmultiplexer dient der Bereitstellung einer Vielzahl von kanalspezifischen Adressen. Ein vorhandener peripherer Speicher besitzt entsprechend der Kanalanzahl Speicherbereiche zur Aufnahme von Steuer- und Nutzinformatio­ nen aus dem Datenstrom. Entsprechend der jeweiligen Kennzeich­ nung der jeweiligen Daten, d. h. der Kanalnumerierung, werden die Daten in den jeweiligen Speicherbereichen abgelegt, modi­ fiziert und zum Senden bereitgestellt.

Durch die vorstehend beschriebenen Maßnahmen ist es möglich, nacheinander übertragene Datenpakete, die auf wenigen Daten­ leitungen empfangen bzw. gesendet werden, quasi so zu decodie­ ren oder zu codieren, daß ein möglichst realer Multiplexbe­ trieb möglich ist.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausfüh­ rungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen naher erläutert. Die Zeichnungen zeigen in:

Fig. 1 ein Schema, das die Konfiguration einer Mehrkanal-Multiplex-Datenübertragungsanordnung gemäß einem Ausführungsbeispiel zeigt;

Fig. 2 ein Blockschema der Mehrkanal-Multiplex- Datenübertragungsanordnung gemäß dem Aus­ führungsbeispiel;

Fig. 3 ein Schema, das die interne Konfiguration des Informationsspeichers des Ausführungsbeispiels zeigt;

Fig. 4(a) ein Schema, das eine Operationsfolge des Aus­ führungsbeispiels erläutert;

Fig. 4(b) ein Schema, das eine Operationsfolge des Aus­ führungsbeispiels erläutert;

Fig. 5 eine Impulsübersicht des Ausführungsbeispiels;

Fig. 6 ein Schema, das die Konfiguration einer Mehrkanal-Multiplex-Datenübertragungsanordnung gemäß einem weiteren Ausführungsbeispiel zeigt;

Fig. 7 ein Schema eines Beispiels einer konventionellen seriellen Datenübertragungssteuerung; und

Fig. 8 ein Schema eines weiteren Beispiels einer kon­ ventionellen seriellen Datenübertragungs­ steuerung.

Ausführungsbeispiel 1

Ein bevorzugtes Ausführungsbeispiel wird unter Bezugnahme auf die Zeichnungen beschrieben. In Fig. 1 bezeichnet 1 eine Datenübertragungs-Verarbeitungseinheit, die von sämtlichen Kanälen gemeinsam genutzt wird, 2 ist ein (peripherer) Speicher zur Speicherung von Steuer/Status-Information und Übermitt­ lungs/Empfangs-Daten für jeden Kanal. Das Blockschema von Fig. 2 zeigt die Funktionsbauteile der Datenübertragungs- Verarbeitungseinheit. Fig. 3 zeigt die interne Konfiguration des Speichers 2, in dem Steuer/Status-Informationen für jeden Kanal gespeichert sind. Die Fig. 4(a), (b) zeigen die Operationsfolge dieses Ausführungsbeispiels. Fig. 5 ist eine Impulsübersicht für serielle Multiplex-Daten und Kanalnum­ mern.

Der Betrieb des Ausführungsbeispiels wird nachstehend er­ läutert. In Fig. 1 werden serielle Multiplex-Übermitt­ lungsdaten (TXD) von der Datenübertragungs-Verarbeitungs­ einheit 1 abgegeben, und gleichzeitig werden serielle Multiplex-Empfangsdaten (RXD) und eine Kanalnummer (SEL 7-0) in die Datenübertragungs-Verarbeitungseinheit 1 eingegeben, und zwar synchron mit einem Taktgeber (CLK). Fig. 5 ist eine Impulsübersicht für diese seriellen Übertragungsdaten und Kanalnummern. Die Datenübertragungs-Verarbeitungseinheit 1 steuert den Speicher 2 zur Speicherung der Steuer/Status- Information und der Übermittlungs/Empfangs-Daten für jeden Kanal und führt eine Übermittlungs/Empfangsoperation aus, während sie gleichzeitig Steuer/Status-Information und Übermittlungs/Empfangs-Daten für einen durch die Eingabekanalnummer (SEL 7-0) gewählten Kanal ausliest, modi­ fiziert und einschreibt. Die Datenübertragungs-Verarbei­ tungseinheit 1 führt indirekt die Leseoperation von Steuer/Status-Information für jeden Kanal von der CPU aus, d. h. den Zugriff zu dem Speicher 2, in dem Steuer/Status- Information und Übermittlungs/Empfangs-Daten für jeden Kanal gespeichert sind. Daher ist die Mehrkanal-Datenübertragung möglich, soweit die Speicherkapazität und die Anzahl von Kanalnummer-Eingangsanschlüssen das zulassen.

Anschließend wird Fig. 2 erläutert. Die Datenübertragungs- Verarbeitungseinheit 1, die von sämtlichen Kanälen gemeinsam zu nutzen ist, wird von dem zentralen Leitwerk 3 (interner Kontroller) gesteuert. Das zentrale Leitwerk 3 liest, modifiziert und schreibt Steuer/Status-Information und Übermittlungs/Empfangs-Daten für einen Kanal, der durch eine Eingabekanalnummer gewählt ist, während es gleichzeitig seine internen Komponenten steuert, beispielsweise einen Übermittlungsdatenselektor 4, einen Empfangsdatenselektor 5, einen Übermitt­ lungs/Empfangsdaten-Nummernzähler 6, einen Datenspeicher­ adreßzähler 7, einen CRC/Paritäts-Rechner 8, einen Daten­ multiplexer/Separator 9 und einen Adressenmultiplexer 10. Der Speicher 2, in dem Steuer/Status-Information und Über­ mittlungs/Empfangs-Daten für jeden Kanal gespeichert sind, umfaßt Übermittlungs-Steuer/Status-Information 12, Über­ mittlungsdatennummer-Information 13, Übermittlungs- CRC/Paritäts-Information 14, Übermittlungs-Speicherposi­ tions-Information 15, Empfangs-Steuer/Status-Information 16, Empfangsdatennummer-Information 17, Empfangs-CRC/Paritäts- Information 18, Empfangsdaten-Speicherpositions-Information 19, Übermittlungsdaten 20 und Empfangsdaten 21 für jeden Kanal. Jedesmal, wenn die Datenübertragungs-Verarbei­ tungseinheit 1 Daten übermittelt/empfängt, werden alle obigen Daten für einen gewählten Kanal modifiziert und eingeschrieben. Das ist notwendig, damit eine einzige Ver­ arbeitungseinheit eine Vielzahl von Kanälen behandeln kann.

Unter Bezugnahme auf die Fig. 4(a), (b) wird eine Operations­ folge beschrieben. Wenn eine Kanalzahl eingegeben wird, wird Übermittlungs-Steuer/Status-Information gelesen, und dann wird die Zahl der restlichen Übermittlungsdaten gelesen. Wenn die Zahl der restlichen Übermittlungsdaten Null wird, ist die Übermittlung beendet. Danach wird die Übermittlungs­ daten-Speicherpositionsinformation gelesen, und es wird Information hinsichtlich der Speicherposition von zu über­ mittelnden Daten erhalten. Diese Information wird jedesmal, wenn Daten übermittelt werden, modifiziert, so daß die Speicherposition der folgenden Daten bezeichnet wird. Die so erhaltene Positionsinformation wird dann in Adreßinformation umgewandelt, um echte Übermittlungsdaten zu erhalten. Danach wird die Übermittlungs/CRC/Paritäts-Information gelesen, eine CRC- oder Paritäts-Operation wird ausgeführt, und die Information wird jedesmal modifiziert, wenn Daten übermit­ teilt werden. Danach werden in der obigen Folge modifizierte Informationen sequentiell in dem Speicher gespeichert. Die Empfangsoperation wird in der gleichen Reihenfolge, wie sie oben beschrieben ist, durchgeführt.

Ausführungsbeispiel 2

Bei dem obigen Ausführungsbeispiel empfängt die Datenüber­ tragungs-Verarbeitungseinheit 1 eine CPU-Adresse und CPU- Daten. In Fig. 6 kann die Datenübertragungs-Verarbei­ tungseinheit 1 nur ein CPU-Steuersignal empfangen, so daß eine CPU-Adresse und CPU-Daten von einem Gatter 23 gesteuert werden können. Bei einem solchen Aufbau kann die Anzahl von Eingabeanschlüssen erheblich vermindert werden. Das Aus­ führungsbeispiel 1 hat acht Kanaleingabeanschlüsse, und es können bis zu 256 Kanäle gewählt werden, aber diese Zahlen können fakultativ gewählt werden. In Fig. 4 sind vier Kanaleingabeanschlüsse vorgesehen, und es können bis zu 16 Kanäle gewählt werden. Ferner wird bei dem obigen Aus­ führungsbeispiel auf HDLC- und SDLC-Protokolle zurückgegriffen, worin keine Beschränkung zu sehen ist.

Da, wie vorstehend beschrieben, die seriellen Daten multiplexiert werden und Kanalnummer­ eingabeanschlüsse und ein peripherer Speicher zur Spei­ cherung von verschiedenen Informationsarten in bezug auf jeden Kanal vorgesehen sind, ist die Zahl der Hardware- Einheiten für die Mehrkanal-Behandlung gegenüber dem Stand der Technik kleiner.

Claims (2)

1. Anordnung zur Steuerung der Datenübertragung in einem seriell-multiplexen Datenübertragungssystem, wobei in ei­ nem seriellen Datenstrom Sende- und Empfangssteuer- und - Nutzinformationen durch n-unterschiedliche Kanalnummern bezeichnet sind mit folgenden Merkmalen:

• - eine Einrichtung zum Empfang der n-Kanalnummern, wel­ che mit einem Adressenmultiplexer (10) zur Bereit­ stellung kanalspezifischer Adressen verbunden ist,
• - einen peripheren Speicher (2), welcher n-Speicherbe­ reiche zur Aufnahme von Steuer- und Nutzinformationen aufweist und die n-Speicherbereiche durch die kanal­ spezifischen Adressen beschreib- und lesbar sind, wo­ bei die empfangenen Daten des Datenstromes in den je­ weiligen der n-Speicherbereiche unter Steuerung mittels eines internen Controllers (3) abgelegt, mo­ difiziert und zum Senden auslesbar angeordnet sind.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine externe CPU in direkten Zugriff auf den Adressen- und Datenbereich des peripheren Speichers (2) vorgesehen ist.