DE4424933C2 - Verfahren zur Herstellung einer dynamischen Speicherzelle - Google Patents
Verfahren zur Herstellung einer dynamischen SpeicherzelleInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000003860 storage Methods 0.000 claims description 63
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 45
- 229920005591 polysilicon Polymers 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 32
- 125000006850 spacer group Chemical group 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 30
- 210000004027 cell Anatomy 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 13
- 239000012535 impurity Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000005669 field effect Effects 0.000 description 7
- 230000010354 integration Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000000463 material Substances 0.000 description 2
- 238000001556 precipitation Methods 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- SVTBMSDMJJWYQN-UHFFFAOYSA-N 2-methylpentane-2,4-diol Chemical compound CC(O)CC(C)(C)O SVTBMSDMJJWYQN-UHFFFAOYSA-N 0.000 description 1
- 101100346656 Drosophila melanogaster strat gene Proteins 0.000 description 1
- 101100400378 Mus musculus Marveld2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003028 elevating effect Effects 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
Die vorliegende Erfindung betrifft
ein Verfahren zur Herstel
lung einer dynamischen Speicherzelle.
Halbleiterspeichervorrichtungen, wie beispielsweise allge
mein ein Speicher mit freiem Zugriff haben einen hohen Inte
grationsgrad. Ein Problem besteht jedoch darin, daß sie
keine ausreichend hohe Ladungsspeicherkapazität haben. Dies
ist deshalb der Fall, weil je höher der Integrationsgrad
ist, desto größer ist die Abnahme eines besetzten Bereichs
der Speicherzellen, was eine Abnahme des Oberflächenbereichs
der Speicherelektroden zur Folge hat. Bei einem in Fig. 1
gezeigten herkömmlichen Fall hat eine Speicherelektrode 11,
die eine Speicherzelle zusammen mit einem Feldeffekttransis
tor bildet, einen Oberflächenbereich, der im Verhältnis zu
einer Abnahme des besetzten Bereichs der Speicherzelle eine
stark verminderte Oberfläche hat, weil er über dem Feld
effekttransistor derart gebildet ist, daß er eine ebene
Plattenform hat. Die ebene Plattenform der Speicherlektrode
führt außerdem zu einer Schwierigkeit bei einer Vergrößerung
des Oberflächenbereichs der Speicherelektrode.
Wie in Fig. 1 gezeigt, umfaßt die herkömmliche Halbleiter
speichervorrichtung einen Feldoxidfilm 2, der auf einem
Halbleitersubstrat 1 gebildet ist, einen Gate-Isolierfilm 3
und eine Wortleitung 4, die jeweils an einem Elementbereich
des Halbleitersubstrats 1 gebildet sind, Oxidfilmabstandhal
ter 5, die jeweils auf Seitenwänden der Wortleitung 4 gebil
det sind und Source- und Drain-Bereiche 6 und 6', die an
einem Abschnitt des Halbleitersubstrats 1 gebildet sind, der
durch einen Störstellenioneninjektionsprozeß freigelegt ist.
Die gesamte frei liegende Oberfläche der resultierenden
Struktur ist mit einem eingeebneten Isolierfilm 7 überzogen.
Auf dem eingeebneten Isolierfilm 7 ist eine Speicherelek
trode derart angeordnet, daß sie im Kontakt mit dem Source-
Bereich 6 (oder dem Drain-Bereich 6') steht. Über der gesam
ten frei liegenden Oberfläche der resultierenden Struktur
sind ein dielektrischer Film 18 und eine Plattenelektrode 19
aufeinanderfolgend gebildet.
Da die herkömmliche Halbleiterspeichervorrichtung eine Spei
cherelektrode in Gestalt einer ebenen Platte hat, hat sie
eine ausreichende Speicherkapazität, wenn der besetzte Be
reich der Speicherzelle reduziert wird. Die herkömmliche
Halbleiterspeichervorrichtung läßt sich deshalb aufgrund der
unzureichenden Ladungsspeicherkapazität nur spärlich mit
höherem Integrationsgrad herstellen.
Die Druckschrift US 5,217,914 beschreibt eine integrierte
Halbleiterschaltung mit Stapelkondensatorzellen und ein Ver
fahren zur Herstellung derselben. Jede der Zellen enthält eine
elektrische Ladungsspeicherelektrode für die Speicherung
elektrischer Ladung und einen Kondensator-Isolierfilm und
gegenüberliegende integrierte Plattenelektroden. Die elektri
sche Ladungsspeicherelektrode besteht im wesentlichen aus
einem unteren Abschnitt und einem Teil in einem wenigstens
doppelrahmenförmigen Abschnitt, oder wenigstens aus einem
säulenförmigen Abschnitt und einem wenigstens einzelrahmen
förmigen Abschnitt, der den sich von der unteren Fläche
aufwärts erhebenden säulenförmigen Abschnitt umgibt. Der auf
dem Kondensator abgelagerte Film besteht aus einem dielek
trischen Materialfilm, der auf allen unteren Ebenen und allen
Oberflächen der Ladungsspeicherelektrode abgelagert ist, und
er bildet einen Kondensator zusammen mit der gegenüberlieg
enden Plattenelektrode.
Die Druckschrift DE 42,17,443 A1 enthält ein Herstellungsver
fahren für einen dreidimensionalen, doppelringförmigen Stapel
kondensator, der auch als Doppelring-Stapelzelle oder DRSC-
Zelle bezeichnet wird. Die DRSC-Ausbildung definiert eine
Kondensatorspeichezelle, die aus einer Polysilizium-Speicher
knotenstruktur mit einem kreisringförmigen oberem Polysilizi
umbereich gebildet ist, der um einen unteren Bereich zentriert
ist, welcher über einen vergrabenen Kontakt Kontakt zu einem
aktiven Bereich herstellt. Die Polysilizium-Speicherknoten
struktur ist unter Zwischenschaltung eines Dielelektrikums von
Polysilizium überlagert, um dadurch einen fertigen Kondensator
zu bilden. Durch diese Ausbildung wird die Kondensatorplatten
oberfläche an dem Speicherknoten erheblich vergrößert.
Die Aufgabe der vorliegenden Erfindung besteht deshalb dar
in, eine Halbleiterspeichervorrichtung zu schaffen, mit der
eine ausreichende Speicherkapazität bei trotzdem reduziertem
besetzten Speicherzellenbereich erreicht werden kann.
Die vorliegende Erfin
dung schafft ein Verfahren zur Herstellung einer dynamischen Spei
cherzelle mit direktem Zugriff, mit den Schritten: Bilden
eines eingeebneten Isolierfilms über einem Halbleitersub
strat, das einen Metalloxidtransistor umfaßt, aufeinander
folgendes Niederschlagen einer Ätzbarrierenschicht und einer
Polysiliciumschicht über dem eingeebneten Isolierfilm und
Ätzen eines Abschnitts der Polysiliciumschicht entsprechend
einem Kontaktbereich unter Verwendung einer Speicherelekt
rodenkontaktmaske, wodurch jeweils an Seitenwänden der Poly
siliciumschicht Polysiliciumabstandhalter gebildet werden,
Ätzen eines Abschnitts der Ätzbarrierenschicht entsprechend
dem Kontaktbereich und eines Bereichs des eingeebneten Isol
ierfilms, der unter dem Abschnitt der Ätzbarrierenschicht
angeordnet ist, in dem die Polysiliciumschicht und die Poly
siliciumabstandhalter als Maske verwendet werden, wodurch
ein Kontaktloch gebildet wird, durch das der Halbleiter
teilweise frei liegt, aufeinanderfolgendes Bilden einer
Polysiliciumschicht für eine erste Speicherelektrode und
eines ersten Oxidfilms über der gesamten frei liegenden
Oberfläche der resultierenden Schicht, Bilden eines Photore
sistmusters an dem Speicherelektrodenkontaktbereich und
eines zweiten Oxidfilms über einem frei liegenden Abschnitt
des ersten Oxidfilms, Entfernen des Photoresistmusters,
Bilden eines Photoresistmusters für eine Speicherelektroden
maske, und Entfernen jeweiliger frei liegender Bereiche des
zweiten Oxidfilms, des ersten Oxidfilms, der Polysilicium
schicht für die erste Speicherelektrode und der Polysilic
umschicht, wodurch ein Speicherelektrodenmuster gebildet
wird, Entfernen des Photoresistmusters für die Speicherelek
trode, Ausbilden einer Polysiliciumschicht für eine zweite
Speicherelektrode und jeweiliges Bilden von Abstandhaltern
eines dritten Oxidfilms auf Seitenwänden der Polysilicium
schicht für die zweite Speicherelektrode, Ätzen der Polysi
liciumschicht für die zweite Speicherelektrode, bis sowohl
der zweite Oxidfilm wie die Ätzbarrierenschicht frei liegen,
wodurch ein Speicherelektrodenmuster gebildet wird, das eine
doppelzylindrische Struktur hat, und Entfernen jeweils ver
bleibender Abschnitte der dritten Oxidfilmabstandhalter, des
zweiten Oxidfilms und des ersten Oxidfilms, Bilden eines di
elektrischen Films für einen Kondensator über dem Speicher
elektrodenmuster und Bilden einer Plattenelektrode über dem
dielektrischen Film.
Nachfolgend wird die Erfindung anhand der Zeichnung bei
spielhaft näher erläutert. Es zeigen:
Fig. 1 eine Schnittansicht einer herkömmlichen Halblei
terspeichervorrichtung;
Fig. 2 eine Schnittansicht einer Ausführungsform der er
findungsgemäß hergestellten Halbleiterspeichervorrichtung; und
Fig. 3A bis 3E Schnittansichten eines Verfahrens zur
Herstellung der Speicherzelle der in Fig. 2 ge
zeigten Halbleiterspeichervorrichtung.
Die Fig. 1 ist bereits einleitend zum Stand der Technik
abgehandelt worden. Nachfolgend wird die Erfindung anhand
der Fig. 2 und 3 erläutert.
Fig. 2 zeigt eine Schnittansicht einer Ausführungsform der
erfindungsgemäß hergestellten Halbleiterspeichervorrichtung, wobei der
Vorrichtung von Fig. 1 entsprechende Bauteile mit denselben
Bezugsziffern bezeichnet sind.
Wie in Fig. 2 gezeigt umfaßt die Halbleiterspeichervorrich
tung ein Halbleitersubstrat 1, das mit einem Feldeffekttran
sistor an seinem Elementbereich ausgebildet ist, der durch
einen Feldoxidfilm 2 bestimmt ist, der auf dem Halbleiter
substrat 1 angeordnet ist. Über dem Feldeffekttransistor
sind ein Isolierfilm 7 und ein Nitridfilm 8 aufeinanderfol
gend ausgebildet, die aus einem Ätzbarrierenmaterial beste
hen.
Der Feldeffekttransistor hat eine geringfügig dotierte
Drain-Struktur mit einem Diffusionsbereich 6 für den Drain
oder die Source, einen anderen Diffusionsbereich 6' für die
Source oder den Drain, einen Gate-Oxidfilm 3, der an einem
Kanalbereich angeordnet ist, der zwischen den Diffusions
bereichen 6 und 6' ausgebildet ist, und eine Wortleitung 4,
die über dem Gate-Oxidfilm 3 angebracht ist und als Gate-
Elektrode dient. Ein Abstandhalter-Oxidfilm 5 ist auf jeder
der Seitenwände der Wortleitung 4 ausgebildet. Jeder der
Diffusionsbereiche 6 und 6' hat einen (nicht dargestellten)
Bereich mit geringer Störstellenkonzentration und einen
(nicht gezeigten) Bereich mit hoher Störstellenkonzentra
tion.
Die Halbleiterspeichervorrichtung umfaßt zusätzlich ein
erstes Ladungsspeicherelektrodenmuster 11A, das auf dem
Nitridfilm 8 ausgebildet und elektrisch mit dem Diffusions
bereich 6 verbunden ist, und ein zweites Ladungsspeicher
elektrodenmuster 17A, das auf dem ersten Ladungsspeicher
elektrodenmuster 11A ausgebildet ist und eine doppelzylin
drische Struktur hat. Die ersten und zweiten Ladungsspei
cherelektrodenmuster 11A und 17A sind miteinander elektrisch
verbunden. Über der frei liegenden Oberseite der ersten und
zweiten Ladungsspeicherelektrodenmuster 11A und 17A ist ein
dielektrischer Film 18 und eine Plattenelektrode 19 aufein
anderfolgend ausgebildet.
Die Fig. 3A bis 3E zeigen jeweils Schnittansichten eines
Verfahrens zur Herstellung der Speicherzelle der Halbleiter
speichervorrichtung mit dem vorstehend beschriebenen Aufbau
in Übereinstimmung mit der Ausführungsform der vorliegenden
Erfindung. In den Fig. 3A bis 3E sind den Elementen von Fig.
2 entsprechende Elemente mit denselben Bezugsziffern be
zeichnet.
Gemäß diesem Verfahren wird ein Halbleitersubstrat 1, wie in
Fig. 3A gezeigt, mit einer P-Quelle oder N-Quelle zuberei
tet. Auf der Oberseite des Halbleitersubstrats 1 wird unter
Verwendung eines LOCOS-Prozesses ein Feldoxidfilm 2 aufge
wachsen. Durch den Feldoxidfilm 2 werden an der Oberseite
des Halbleitersubstrats 1 Elementbereiche bestimmt. An jedem
Elementbereich des Halbleitersubstrats 1 sind ein Gate-Oxid
film 3 und ein Wortleitungsmuster 4 aufeinanderfolgend nie
dergeschlagen. Daraufhin werden Störstellenionen vom N-Typ
(oder P-Typ) in geringer Konzentration in einen Abschnitt
jedes Elementbereichs implantiert, der zwischen benachbarten
Wortleitungsmustern 4 frei liegt, wodurch ein Diffusions
bereich mit geringer Störstellenkonzentration an der Ober
seite des Halbleitersubstrats 1 gebildet wird. Nach Beendung
der Implantation der Störstellenionen geringer Konzentration
wird ein Abstandhalter-Oxidfilm 5 auf jeder Seitenwand jedes
Wortleitungsmusters 4 ausgebildet. Darauffolgend werden
Störstellenionen vom N-Typ (oder P-Typ) in hoher Konzentra
tion in einen Abschnitt des Halbleitersubstrats 1 implan
tiert, der zwischen benachbarten Abstandhalter-Oxidfilmen 5
frei liegt, wodurch unter dem Diffusionsbereich mit geringer
Konzentration ein Diffusionsbereich mit hoher Konzentration
gebildet wird. Diese Diffusionsbereiche geringer und hoher
Konzentration bilden jeweils Diffusionsbereiche 6 und 6'
jeder LDD-Struktur. Zusammen mit diesen Diffusionsbereichen
6 und 6' bildet jedes entsprechende Wortleitungsmuster 4
einen Feldeffekttransistor. Die Herstellung eines derartigen
Feldeffekttransistors erfolgt in derselben Weise wie bei dem
herkömmlichen Herstellungsverfahren für eine Speicherzelle.
Ein Isolier-Oxidfilm 7 wird daraufhin über dem Abschnitt des
Halbleitersubstrats 1 niedergeschlagen, auf dem der Feld
effekttransistor ausgebildet ist, um eine Zwischenschicht
isolierung zu erhalten. Der Isolier-Oxidfilm 7 hat eine
eingeebnete Oberfläche, die durch einen vollflächigen Ätz
prozeß gebildet ist. Über der eingeebneten Oberfläche des
Isolier-Oxidfilms 7 sind aufeinanderfolgend ein Nitridfilm 8
und ein Polysiliciumfilm 9 mit vorbestimmten Dicken jeweils
ausgebildet. Der Nitridfilm 8 dient als Ätzbarriere, während
der Polysiliciumfilm 9 als Maske für einen darauffolgenden
Schritt verwendet wird. Ein Polysiliciumabstandshalter 10
wird daraufhin auf jeder der Seitenwände des Polysilicium
films 9 ausgebildet. Jeder Polysiliciumabstandshalter 10
wird durch anisotropes Ätzen eines vorbestimmten Abschnitts
des Polysiliciumfilms 9 gebildet.
Über die gesamte frei liegende Oberfläche der resultierenden
Struktur, einschließlich dem Polysiliciumfilm 9 und dem
Polysiliciumabstandshalter 10 wird eine erste Ladungsspei
cherelektrodenschicht 11 derart ausgebildet, daß sie mit dem
Diffusionsbereich 6 für die Source (oder den Drain) elek
trisch verbunden ist. Die Ausbildung der ersten Ladungsspei
cherelektrodenschicht 11 wird durch Entfernen eines Ab
schnitts des Nitridfilms 8 erhalten, der zwischen benach
barten Polysiliciumabstandhaltern 10 und einem Abschnitt des
Isolieroxidfilms 7 frei liegt, der unter dem frei liegenden
Abschnitt des Nitridfilms 8 zur Ausbildung eines Kontakt
lochs ausgebildet ist, durch das der Diffusionsbereich 6 für
die Source oder den Drain frei liegt, durch Niederschlagen
eines Polysiliciumfilms über der gesamten frei liegenden
Oberfläche der resultierenden Struktur einschließlich dem
Kontaktloch mit einer bestimmten Dicke, und durch Implan
tieren von Störstellenionen in den Polysiliciumfilm.
In diesem Fall wird bemerkt, daß deshalb, weil das Kontakt
loch durch Verwendung der Polysiliciumabstandhalter 10 aus
gebildet wird, benachbarte Wortleitungen 4 einen Raum oder
Zwischenraum haben können, der der Ausdehnung des minimalen
Musters entspricht. Der Nitridfilm 8 hat eine höhere Ätzse
lektivität als diejenige der Polysiliciumschicht, und der
Polysiliciumabstandhalter 10 dient als die Ätzbarriere.
Ein erster Oxidfilm 12 wird daraufhin über die erste La
dungsspeicherelektrodenschicht 11, wie in Fig. 3B gezeigt,
niedergeschlagen. Daraufhin wird ein Photoresistmuster 10
lediglich an einem Speicherelektrodenkontaktbereich des
ersten Oxidfilms 12 gebildet. Ein zweiter Oxidfilm 14 wird
über einen Bereich des ersten Oxidfilms aufgewachsen, der
nach der Bildung des Photoresistmusters 13 frei liegt. Der
zweite Oxidfilm 14 wird auf dem ertsen Oxidfilm 12 unter
Verwendung eines Flüssigphasenniederschlags(LPD)-Prozesses
selektiv gebildet.
Nach der Beendung des in Fig. 3B gezeigten Schritts wird das
Photoresistmuster 13 entfernt, wodurch ein Abschnitt des
ersten Oxidfilms 12 freigelegt wird, der unter dem Photore
sistmuster 13, wie in Fig. 3C gezeigt, angeordnet ist. Der
frei liegende Abschnitt des ersten Oxidfilms 12 wird dar
aufhin geätzt, wodurch die erste Ladungsspeicherelektroden
schicht 11 teilweise freigelegt wird. Während des Ätzens des
ersten Oxidfilms 12 wird der zweite Oxidfilm 14 ebenfalls
auf eine vorbestimmte Tiefe geätzt. Darauffolgend wird ein
Photoresistmuster 15 für eine Speicherelektrodenmaske über
eine vorbestimmte Weite der gesamten frei liegenden Ober
fläche der resultierenden Struktur gebildet. Abschnitte des
zweiten Oxidfilms 14, des ersten Oxidfilms 12, der ersten
Ladungsspeicherelektrodenschicht 11 und der Polysilicium
schicht 9, die nach der Bildung des Photoresistmusters 15
frei liegen, werden daraufhin geätzt, wodurch ein erstes
Ladungsspeicherelektrodenmuster 11A gebildet wird.
Daraufhin wird das Photoresistmuster 15 für die Speicher
elektrodenmaske entfernt. Über der gesamten frei liegenden
Oberfläche der resultierenden Struktur wird eine zweite
Ladungsspeicherelektrodenschicht 17 unter Verwendung eines
Niederschlagprozesses, wie in Fig. 3D gezeigt, gebildet. Die
zweite Ladungsspeicherelektrodenschicht 17 besteht aus einer
dotierten Polysiliciumschicht. Daraufhin wird ein Oxidfilm
abstandhalter 16 auf jeder der Seitenwände der zweiten La
dungsspeicherrelektrodenschicht 17 gebildet. Die Ausbildung
der Oxidfilmabstandhalter 16 wird durch Niederschlagen eines
dritten Oxidfilms über der zweiten Ladungsspeicherelektro
denschicht 17 erhalten, woraufhin der dritte Oxidfilm über
die gesamte Oberfläche geätzt wird.
Abschnitte der zweiten Ladungsspeicherelektrodenschicht 17,
die nach der Bildung der in Fig. 3D gezeigten Oxidfilmab
standhalter 16 frei liegen, werden daraufhin geätzt, bis
sowohl der zweite Oxidfilm 14 wie der Nitridfilm 8 freige
legt sind. Durch diesen Ätzschritt wird ein zweites Ladungs
speicherelektrodenmuster 17a erhalten, das eine doppelzylin
drische Struktur hat, wie in Fig. 3E gezeigt. Das zweite
Ladungsspeicherelektrodenmuster 17a bildet eine Speicher
elektrode 20 zusammen mit der Polysiliciumschicht 9, dem
Polysiliciumabstandhalter 10 und dem ersten Ladungsspeicher
elektrodenmuster 11A. Nach Beendung des Ätzens der zweiten
Ladungsspeicherelektrodenschicht 17 werden der dritte Oxid
filmabstandhalter 16, der zweite Oxidfilm 14 und der erste
Oxidfilm 12 unter Verwendung eines Ätzprozesses vollständig
entfernt, wodurch die gesamte Oberfläche der Speicherelek
trode 20 freigelegt wird. Über der freigelegten gesamten
Fläche der Speicherelektrode 20 werden aufeinanderfolgend
ein dielektrischer Film 18 und eine Plattenelektrode 19
gebildet. In manchen Fällen kann die Bildung der Oxidfilm
abstandhalter 16, die durch den in Fig. 3D gezeigten Schritt
ausgeführt wird, weggelassen werden. In diesem Fall werden
Kantenbereiche des unteren Endes der Speicherelektrode 20
entfernt.
Wie aus der vorstehenden Beschreibung hervorgeht, schafft
die vorliegende Erfindung eine Halbleiterspeichervorrichtung
mit Speicherzellen, von denen jede eine Speicherelektrode
doppelzylindrischer Form hat, die dazu in
der Lage ist, einen Oberflächenbereich zu haben, der deut
lich größer ist als die besetzten Bereiche der Speicherzel
le. Durch dieses Merkmal kann die Halbleiterspeichervorrich
tung eine ausreichende Ladungsspeicherkapazität bei hohem
Integrationsgrad haben. Die Halbleiterspeichervorrichtung
stellt deshalb eine Verbesserung hinsichtlich der Zuverläs
sigkeit bei hohem Integrationsgrad dar.
Claims (2)
1. Verfahren zur Herstellung einer dynamischen Speicher
zelle mit direktem Zugriff, mit den Schritten:
- - Bilden eines eingeebneten Isolierfilms (7) über einem Halbleitersubstrat (1), das einen Metalloxidtransistor umfaßt, aufeinanderfolgendes Niederschlagen einer Ätzbarrierenschicht (8) und eine Polysiliciumschicht (9) über dem eingeebneten Isolierfilm (7) und Ätzen eines Abschnitts der Polysiliciumschicht (9) entsprechend einem Kontaktbereich unter Verwendung einer Spei cherelektrodenkontaktmaske, wodurch jeweils an Seitenwänden der Polysiliciumschicht (9) Polysilicium abstandhalter (10) gebildet werden,
- - Ätzen eines Abschnitts der Ätzbarrierenschicht (8) entsprechend dem Kontaktbereich und eines Bereichs des eingeebneten Isolierfilms (7), der unter dem Ab schnitt der Ätzbarrierenschicht (8) angeordnet ist, in dem die Polysiliciumschicht (9) und die Polysilicium abstandhalter (10) als Maske verwendet werden, wodurch ein Kontaktloch gebildet wird, durch das der Halb leiter teilweise frei liegt,
- - aufeinanderfolgendes Bilden einer Polysilicium schicht für eine erste Speicherelektrode (11) und eines ersten Oxidfilms (12) über der gesamten frei liegenden Oberfläche der resultierenden Schicht, Bilden ei nes Photoresistmusters (13) an dem Speicherelektroden kontaktbereich und eines zweiten Oxidfilms (14) über einem frei liegenden Abschnitt des ersten Oxid films (12),
- - Entfernen des Photoresistmusters (13), Bilden eines Photoresistmusters (15) für eine Speicherelektrodenmas ke, und Entfernen jeweiliger frei liegender Be reiche des zweiten Oxidfilms (14), des ersten Oxid films (12), der Polysiliciumschicht für die erste Spei cherelektrode (11) und der Polysilicumschicht (9), wodurch ein Speicherelektrodenmuster gebildet wird,
- - Entfernen des Photoresistmusters (15) für die Speicher elektrode, Ausbilden einer Polysiliciumschicht für eine zweite Speicherelektrode (17) und jeweiliges Bil den von Abstandhaltern eines dritten Oxidfilms (16) auf Seitenwänden der Polysiliciumschicht für die zwei te Speicherelektrode (17),
- - Ätzen der Polysiliciumschicht für die zweite Spei cherelektrode (17), bis sowohl der zweite Oxidfilm (14) wie die Ätzbarrierenschicht (8) frei liegen, wodurch ein Speicherelektrodenmuster gebildet wird, das eine doppelzylindrische Struktur hat, und
- - Entfernen jeweils verbleibender Abschnitte der dritten Oxidfilmabstandhalter (16), des zweiten Oxid films (14) und des ersten Oxidfilms (12), Bilden eines di elektrischen Films (18) für einen Kondensator über dem Speicherelektrodenmuster und Bilden einer Platten elektrode (19) über dem dielektrischen Film (18).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die Ätzbarriere (8), die unter dem Speicherelektrodenmuster
angeordnet ist, nach der Entfernung des dritten Oxid
filmabstandhalters (16), des zweiten Oxidfilms (14) und des er
sten Oxidfilms (12) entfernt wird.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930013268A KR970000714B1 (ko) | 1993-07-14 | 1993-07-14 | 반도체 기억장치 및 그 제조방법 |
| KR1019930015934A KR950007098A (ko) | 1993-08-17 | 1993-08-17 | 디램셀 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE4424933A1 DE4424933A1 (de) | 1995-01-26 |
| DE4424933C2 true DE4424933C2 (de) | 2001-04-12 |
Family
ID=26629782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE4424933A Expired - Fee Related DE4424933C2 (de) | 1993-07-14 | 1994-07-14 | Verfahren zur Herstellung einer dynamischen Speicherzelle |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5468670A (de) |
| JP (1) | JP2637045B2 (de) |
| DE (1) | DE4424933C2 (de) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970000229B1 (ko) * | 1993-08-30 | 1997-01-06 | 현대전자산업 주식회사 | 디램 캐패시터의 제조방법 |
| US5543346A (en) * | 1993-08-31 | 1996-08-06 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating a dynamic random access memory stacked capacitor |
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