JPH07147331A - 半導体メモリー装置及びその製造方法 - Google Patents
半導体メモリー装置及びその製造方法Info
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- JPH07147331A JPH07147331A JP6162482A JP16248294A JPH07147331A JP H07147331 A JPH07147331 A JP H07147331A JP 6162482 A JP6162482 A JP 6162482A JP 16248294 A JP16248294 A JP 16248294A JP H07147331 A JPH07147331 A JP H07147331A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、高集積化のによりメモリーセルの
占有面積が減少しても、十分な電荷貯蔵容量を確保する
ことができる半導体メモリー装置を提供することを目的
とする。 【構成】 本発明は、半導体基板上に形成された電界効
果トランジスタと、この電界効果トランジスタの上部に
形成された層間絶縁膜と、電界効果トランジスタで電気
的に接続するように層間絶縁膜の表面に形成された平板
上の第１電荷貯蔵パターンと、この第１電荷貯蔵パター
ンと電気的に接続するように第１電荷貯蔵パターンの上
部に形成された二重円筒構造の第２電荷貯蔵パターン
と、第１および第２電荷貯蔵パターンの全表面に順次形
成された誘電体膜およびプレート電極を備える。
占有面積が減少しても、十分な電荷貯蔵容量を確保する
ことができる半導体メモリー装置を提供することを目的
とする。 【構成】 本発明は、半導体基板上に形成された電界効
果トランジスタと、この電界効果トランジスタの上部に
形成された層間絶縁膜と、電界効果トランジスタで電気
的に接続するように層間絶縁膜の表面に形成された平板
上の第１電荷貯蔵パターンと、この第１電荷貯蔵パター
ンと電気的に接続するように第１電荷貯蔵パターンの上
部に形成された二重円筒構造の第２電荷貯蔵パターン
と、第１および第２電荷貯蔵パターンの全表面に順次形
成された誘電体膜およびプレート電極を備える。
Description
【０００１】
【産業上の利用分野】本発明は高集積半導体メモリー装
置の製造方法に関し、特にメモリーセルの面積が減少し
ても充分な電荷貯蔵容量を確保することができる半導体
メモリー装置及びその製造方法に関するものである。
置の製造方法に関し、特にメモリーセルの面積が減少し
ても充分な電荷貯蔵容量を確保することができる半導体
メモリー装置及びその製造方法に関するものである。
【０００２】
【従来の技術】通常のDRAM(Dynamic Random Access Mem
ory) のような半導体メモリー装置は、高集積化される
ことにより充分な電荷貯蔵容量を確保することが困難な
問題点を有している。これは高集積化されることにより
メモリーセルの占有面積が急激に減少し、さらに貯蔵電
極の表面積が減少するためである。実際に、電界効果ト
ランジスタと共にメモリーセルを形成する貯蔵電極（１
１）は、図１に示されるように、前記電界効果トランジ
スタの上部に平板態様に形成されるため、メモリーセル
の占有面積の減少量により急激に減少した表面積を有す
ることになる。さらに従来のメモリーセル製造方法も、
前記貯蔵電極を平板の態様に形成するため貯蔵電極の表
面積は増加させることができなかった。
ory) のような半導体メモリー装置は、高集積化される
ことにより充分な電荷貯蔵容量を確保することが困難な
問題点を有している。これは高集積化されることにより
メモリーセルの占有面積が急激に減少し、さらに貯蔵電
極の表面積が減少するためである。実際に、電界効果ト
ランジスタと共にメモリーセルを形成する貯蔵電極（１
１）は、図１に示されるように、前記電界効果トランジ
スタの上部に平板態様に形成されるため、メモリーセル
の占有面積の減少量により急激に減少した表面積を有す
ることになる。さらに従来のメモリーセル製造方法も、
前記貯蔵電極を平板の態様に形成するため貯蔵電極の表
面積は増加させることができなかった。
【０００３】従来の半導体メモリー装置は、図１に示さ
れるように、半導体基板（１）上部にフィールド酸化膜
（２）を形成し、前記フィールド酸化膜（２）により区
分された前記半導体基板（１）の素子領域にゲート絶縁
膜（３）とワードライン（４）を形成し、ワードライン
（４）の側壁に酸化膜スペーサ（５）を形成し、不純物
イオン注入工程で露出した半導体基板（１）にソース／
ドレイン領域（６，６’）を形成し、全体構造上部に平
坦化用絶縁膜（７）を塗布し、貯蔵電極（１１）をソー
ス又はドレイン領域（６）にコンタクトさせて誘電体膜
（１８）とプレート電極（１９）を形成したものであ
る。
れるように、半導体基板（１）上部にフィールド酸化膜
（２）を形成し、前記フィールド酸化膜（２）により区
分された前記半導体基板（１）の素子領域にゲート絶縁
膜（３）とワードライン（４）を形成し、ワードライン
（４）の側壁に酸化膜スペーサ（５）を形成し、不純物
イオン注入工程で露出した半導体基板（１）にソース／
ドレイン領域（６，６’）を形成し、全体構造上部に平
坦化用絶縁膜（７）を塗布し、貯蔵電極（１１）をソー
ス又はドレイン領域（６）にコンタクトさせて誘電体膜
（１８）とプレート電極（１９）を形成したものであ
る。
【０００４】
【発明が解決しようとする課題】上記の如く、従来の半
導体メモリー装置は平板型貯蔵電極を有するため、メモ
リーセルの占有面積が減少する場合に充分な電荷貯蔵容
量を確保することができなかった。このように、従来の
メモリー装置は電荷貯蔵容量を十分確保することができ
ないために、高集積化は困難だった。
導体メモリー装置は平板型貯蔵電極を有するため、メモ
リーセルの占有面積が減少する場合に充分な電荷貯蔵容
量を確保することができなかった。このように、従来の
メモリー装置は電荷貯蔵容量を十分確保することができ
ないために、高集積化は困難だった。
【０００５】したがって、本発明はメモリーセルの占有
面積が減少しても充分な電荷貯蔵容量を確保することが
できる半導体メモリー装置とその製造方法を提供するこ
とにある。
面積が減少しても充分な電荷貯蔵容量を確保することが
できる半導体メモリー装置とその製造方法を提供するこ
とにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体メモリー装置は半導体基板上に形成
された電界効果トランジスタと、前記電界効果トランジ
スタの上部に形成された層間絶縁膜と、前記電界効果ト
ランジスタと電気的に接続すると共に前記層間絶縁膜の
表面に形成された平板状の第１電荷貯蔵電極パターン
と、前記第１電荷貯蔵電極パターンと電気的に接続する
と共に前記第１電荷貯蔵電極パターンの上部に形成され
た二重円筒構造の第２電荷貯蔵電極パターンと、前記第
１及び第２電荷貯蔵電極パターンの全表面に順次形成さ
れた誘電体膜及びプレート電極とを備える。
め、本発明の半導体メモリー装置は半導体基板上に形成
された電界効果トランジスタと、前記電界効果トランジ
スタの上部に形成された層間絶縁膜と、前記電界効果ト
ランジスタと電気的に接続すると共に前記層間絶縁膜の
表面に形成された平板状の第１電荷貯蔵電極パターン
と、前記第１電荷貯蔵電極パターンと電気的に接続する
と共に前記第１電荷貯蔵電極パターンの上部に形成され
た二重円筒構造の第２電荷貯蔵電極パターンと、前記第
１及び第２電荷貯蔵電極パターンの全表面に順次形成さ
れた誘電体膜及びプレート電極とを備える。
【０００７】前記目的を達成するため、本発明の半導体
メモリー装置の製造方法は電界効果トランジスタが形成
された半導体基板上部に平坦化用絶縁膜を形成し、その
上部にエッチングバリア層とポリシリコン層を積層した
後、貯蔵電極用マスクを用いてコンタクト領域のポリシ
リコン層をエッチングし前記ポリシリコン層の側壁にポ
リシリコンスペーサを形成する段階と、前記ポリシリコ
ン層とポリシリコンスペーサをマスクに利用し、コンタ
クト領域のエッチングバリア層とその下部の平坦化用絶
縁膜をエッチングして半導体基板が露出したコンタクト
ホールを形成する段階と、前記第１貯蔵電極用ポリシリ
コン層と第１酸化膜を積層し、貯蔵電極コンタクト領域
だけに感光膜パターンを形成し露出した第１酸化膜上部
に第２酸化膜を形成する段階と、前記感光膜パターンを
除去し更に貯蔵電極マスク用感光膜パターンを形成した
後、露出した領域の第２酸化膜、第１酸化膜、第１貯蔵
電極用ポリシリコン層、ポリシリコンパターンを除去し
て一時的に貯蔵電極パターンを形成する段階と、前記貯
蔵電極用感光膜パターンを除去した後、第２貯蔵電極用
ポリシリコン層を形成し、その側壁に第３酸化膜スペー
サを形成する段階と、第２貯蔵電極用ポリシリコン層を
第２酸化膜とエッチングバリア層が露出するまでエッチ
ングし、二重円筒構造の貯蔵電極パターンを形成する段
階と、残っている酸化膜スペーサ、第２酸化膜、第１酸
化膜を除去し、貯蔵電極パターン表面にキャパシタ誘電
体膜を形成しその上部にプレート電極を形成する段階を
含む。
メモリー装置の製造方法は電界効果トランジスタが形成
された半導体基板上部に平坦化用絶縁膜を形成し、その
上部にエッチングバリア層とポリシリコン層を積層した
後、貯蔵電極用マスクを用いてコンタクト領域のポリシ
リコン層をエッチングし前記ポリシリコン層の側壁にポ
リシリコンスペーサを形成する段階と、前記ポリシリコ
ン層とポリシリコンスペーサをマスクに利用し、コンタ
クト領域のエッチングバリア層とその下部の平坦化用絶
縁膜をエッチングして半導体基板が露出したコンタクト
ホールを形成する段階と、前記第１貯蔵電極用ポリシリ
コン層と第１酸化膜を積層し、貯蔵電極コンタクト領域
だけに感光膜パターンを形成し露出した第１酸化膜上部
に第２酸化膜を形成する段階と、前記感光膜パターンを
除去し更に貯蔵電極マスク用感光膜パターンを形成した
後、露出した領域の第２酸化膜、第１酸化膜、第１貯蔵
電極用ポリシリコン層、ポリシリコンパターンを除去し
て一時的に貯蔵電極パターンを形成する段階と、前記貯
蔵電極用感光膜パターンを除去した後、第２貯蔵電極用
ポリシリコン層を形成し、その側壁に第３酸化膜スペー
サを形成する段階と、第２貯蔵電極用ポリシリコン層を
第２酸化膜とエッチングバリア層が露出するまでエッチ
ングし、二重円筒構造の貯蔵電極パターンを形成する段
階と、残っている酸化膜スペーサ、第２酸化膜、第１酸
化膜を除去し、貯蔵電極パターン表面にキャパシタ誘電
体膜を形成しその上部にプレート電極を形成する段階を
含む。
【０００８】
【作用】前記構成により、本発明はメモリーセルに含ま
れる貯蔵電極を円筒型又はニ重円筒状を有するようにし
たので、その表面積をメモリーセルの占有面積に比べ非
常に大きくすることができる。さらに、本発明は高集積
化されてもメモリーセルが充分な電荷貯蔵容量の確保を
可能にすることができる。また、本発明は高集積化され
ても、製品の信頼性を向上させることができる利点を提
供する。
れる貯蔵電極を円筒型又はニ重円筒状を有するようにし
たので、その表面積をメモリーセルの占有面積に比べ非
常に大きくすることができる。さらに、本発明は高集積
化されてもメモリーセルが充分な電荷貯蔵容量の確保を
可能にすることができる。また、本発明は高集積化され
ても、製品の信頼性を向上させることができる利点を提
供する。
【０００９】
【実施例】図２を参照すれば、フィールド酸化膜（２）
により区分された素子領域に電界効果トランジスタが形
成された半導体基板（１）を備えた本発明の一実施例の
半導体装置が示されている。この電界効果トランジスタ
の上部には順次形成された絶縁膜（７）、エッチング障
壁物質である窒化膜（８）が積層されている。
により区分された素子領域に電界効果トランジスタが形
成された半導体基板（１）を備えた本発明の一実施例の
半導体装置が示されている。この電界効果トランジスタ
の上部には順次形成された絶縁膜（７）、エッチング障
壁物質である窒化膜（８）が積層されている。
【００１０】この電界効果トランジスタはＬＤＤ（Ligh
tly Doped Drain ）構造を有するもので、ドレイン又は
ソース用拡散領域（６）、ソース又はドレイン用拡散領
域（６´）、これらの両拡散領域（６，６´）間のチャ
ンネル領域に積層されたゲート酸化膜（３）、及びゲー
ト電極であるワードライン（４）を備える。さらにワー
ドライン（４）の側壁には酸化膜スペーサ（５）が形成
されている。前記両拡散領域（６，６´）は、低濃度不
純物領域及び高濃度不純物領域（図示せず）に形成され
ている。
tly Doped Drain ）構造を有するもので、ドレイン又は
ソース用拡散領域（６）、ソース又はドレイン用拡散領
域（６´）、これらの両拡散領域（６，６´）間のチャ
ンネル領域に積層されたゲート酸化膜（３）、及びゲー
ト電極であるワードライン（４）を備える。さらにワー
ドライン（４）の側壁には酸化膜スペーサ（５）が形成
されている。前記両拡散領域（６，６´）は、低濃度不
純物領域及び高濃度不純物領域（図示せず）に形成され
ている。
【００１１】さらにこの半導体装置は、窒化膜（８）の
上部に形成された拡散領域（６）に電気的に接続する第
１電荷貯蔵電極パターン（１１Ａ）と、第１電荷貯蔵電
極パターン（１１Ａ）の表面に形成された二重円筒構造
の第２電荷貯蔵電極パターン（１７Ａ）を追加して備え
る。第１及び第２電荷貯蔵電極パターン（１１Ａ、１７
Ａ）は互いに電気的に接続されている。又、第１及び第
２電荷貯蔵電極パターン（１１Ａ、１７Ａ）の露出部に
は、誘電体膜（１８）及びプレート電極（１９）が順次
形成されている。
上部に形成された拡散領域（６）に電気的に接続する第
１電荷貯蔵電極パターン（１１Ａ）と、第１電荷貯蔵電
極パターン（１１Ａ）の表面に形成された二重円筒構造
の第２電荷貯蔵電極パターン（１７Ａ）を追加して備え
る。第１及び第２電荷貯蔵電極パターン（１１Ａ、１７
Ａ）は互いに電気的に接続されている。又、第１及び第
２電荷貯蔵電極パターン（１１Ａ、１７Ａ）の露出部に
は、誘電体膜（１８）及びプレート電極（１９）が順次
形成されている。
【００１２】図３ないし図７は、本発明の実施例のメモ
リーセルの製造方法を段階別に説明する半導体装置の断
面図である。
リーセルの製造方法を段階別に説明する半導体装置の断
面図である。
【００１３】本実施例の半導体装置は、第３Ａ図に示さ
れたように、Ｐ−ウェル（Well) 又はＮ−ウェルが形成
された半導体基板（１）を備える。前記半導体基板
（１）の表面はＬＯＣＯＳ方式で成長したフィールド酸
化膜（２）により素子領域等に区分される。前記半導体
基板（１）の素子領域にはゲート酸化膜（３）及びワー
ドラインパターン（４）が順次積層され、また低濃度の
Ｎ型（又はＰ型）不純物イオンをワードラインパターン
（４）の外側に露出した素子領域に注入し、半導体基板
（１）の表面層部分に低濃度拡散領域を形成する。前記
低濃度不純物イオンを注入した後、ワード線パターン
（４）の側壁に酸化膜スペーサ（５）を形成し、さらに
酸化膜スペーサ（５）の外側に露出する半導体基板
（１）に高濃度のＮ型（又はＰ型）不純物イオンを注入
して前記低濃度拡散領域の下側に高濃度拡散領域を形成
する。前記低濃度及び高濃度の拡散領域は一つのＬＤＤ
構造の拡散領域等（６、６´）を形成する。また、拡散
領域（６、６´）とワード線パターン（４）は電界効果
トランジスタを形成するものであり、図１に示された従
来のメモリーセル製造方法と同じ方法により形成され
る。
れたように、Ｐ−ウェル（Well) 又はＮ−ウェルが形成
された半導体基板（１）を備える。前記半導体基板
（１）の表面はＬＯＣＯＳ方式で成長したフィールド酸
化膜（２）により素子領域等に区分される。前記半導体
基板（１）の素子領域にはゲート酸化膜（３）及びワー
ドラインパターン（４）が順次積層され、また低濃度の
Ｎ型（又はＰ型）不純物イオンをワードラインパターン
（４）の外側に露出した素子領域に注入し、半導体基板
（１）の表面層部分に低濃度拡散領域を形成する。前記
低濃度不純物イオンを注入した後、ワード線パターン
（４）の側壁に酸化膜スペーサ（５）を形成し、さらに
酸化膜スペーサ（５）の外側に露出する半導体基板
（１）に高濃度のＮ型（又はＰ型）不純物イオンを注入
して前記低濃度拡散領域の下側に高濃度拡散領域を形成
する。前記低濃度及び高濃度の拡散領域は一つのＬＤＤ
構造の拡散領域等（６、６´）を形成する。また、拡散
領域（６、６´）とワード線パターン（４）は電界効果
トランジスタを形成するものであり、図１に示された従
来のメモリーセル製造方法と同じ方法により形成され
る。
【００１４】さらに前記電界効果トランジスタが形成さ
れた半導体基板（１）の上部には、層間絶縁のため絶縁
酸化膜（７）が蒸着される。絶縁酸化膜（７）は全面エ
ッチング方法により平坦化した表面を有する。この平坦
化した絶縁酸化膜（７）の上部には一定厚さの窒化膜
（８）とポリシリコン膜（９）が順次形成される。窒化
膜（８）はエッチング障壁の機能をはたし、さらにポリ
シンコン膜（９）は次の工程でマスクとして使用され
る。ポリシリコン膜（９）の側壁にはポリシリコンスペ
ーサ（１０）が部分的に形成される。ポリシリコンスペ
ーサ（１０）はポリシリコン膜（９）の一定部分を異方
性エッチングすることにより形成されたものである。
れた半導体基板（１）の上部には、層間絶縁のため絶縁
酸化膜（７）が蒸着される。絶縁酸化膜（７）は全面エ
ッチング方法により平坦化した表面を有する。この平坦
化した絶縁酸化膜（７）の上部には一定厚さの窒化膜
（８）とポリシリコン膜（９）が順次形成される。窒化
膜（８）はエッチング障壁の機能をはたし、さらにポリ
シンコン膜（９）は次の工程でマスクとして使用され
る。ポリシリコン膜（９）の側壁にはポリシリコンスペ
ーサ（１０）が部分的に形成される。ポリシリコンスペ
ーサ（１０）はポリシリコン膜（９）の一定部分を異方
性エッチングすることにより形成されたものである。
【００１５】また、ポリシリコン膜（９）及びポリシリ
コンスペーサ（１０）の上部には、ソース（又はドレイ
ン）用拡散領域（６）と電気的に接続するように第１電
荷貯蔵電極層（１１）が形成される。すなわち、第１電
荷貯蔵電極（１１）はポリシリコンスペーサ等（１０）
により露出する窒化膜（８）及び、露出された窒化膜
（８）の下部に位置する絶縁酸化膜（７）を除去した前
記ソース（又はドレイン）用拡散領域（６）を露出する
コンタクトホールを形成し、このコンタクトホールを有
する半導体基板（１）の上部に一定厚さのポリシリコン
膜を蒸着し、さらにポリシリコン膜に不純物を注入する
工程により形成される。
コンスペーサ（１０）の上部には、ソース（又はドレイ
ン）用拡散領域（６）と電気的に接続するように第１電
荷貯蔵電極層（１１）が形成される。すなわち、第１電
荷貯蔵電極（１１）はポリシリコンスペーサ等（１０）
により露出する窒化膜（８）及び、露出された窒化膜
（８）の下部に位置する絶縁酸化膜（７）を除去した前
記ソース（又はドレイン）用拡散領域（６）を露出する
コンタクトホールを形成し、このコンタクトホールを有
する半導体基板（１）の上部に一定厚さのポリシリコン
膜を蒸着し、さらにポリシリコン膜に不純物を注入する
工程により形成される。
【００１６】ここで、特記すべき点は、ポリシリコンス
ペーサ（１０）を用いてコンタクトホールを形成するこ
とにより、コンタクトホールと隣接するワードライン
（４）との間隔を最少パターンの大きさに形成すること
ができる点である。また、窒化膜（８）はポリシリコン
層（９）と前記ポリシリコンスペーサ（１０）又は酸化
膜に対するエッチング選択比が大きい物質であり、エッ
チングバリアの役割をする。
ペーサ（１０）を用いてコンタクトホールを形成するこ
とにより、コンタクトホールと隣接するワードライン
（４）との間隔を最少パターンの大きさに形成すること
ができる点である。また、窒化膜（８）はポリシリコン
層（９）と前記ポリシリコンスペーサ（１０）又は酸化
膜に対するエッチング選択比が大きい物質であり、エッ
チングバリアの役割をする。
【００１７】図４は、第１電荷貯蔵電極層（１１）上部
に第１酸化膜（１２）を蒸着し、その上部に貯蔵電極コ
ンタクト領域にだけ感光膜パターン（１３）を形成し、
露出した第１酸化膜（１２）に第２酸化膜（１４）を成
長させた断面図である。前記第２酸化膜（１４）は、Ｌ
ＰＤ（Liquid phase deposition)方法で形成し、第１酸
化膜（１２）に選択的に形成する。
に第１酸化膜（１２）を蒸着し、その上部に貯蔵電極コ
ンタクト領域にだけ感光膜パターン（１３）を形成し、
露出した第１酸化膜（１２）に第２酸化膜（１４）を成
長させた断面図である。前記第２酸化膜（１４）は、Ｌ
ＰＤ（Liquid phase deposition)方法で形成し、第１酸
化膜（１２）に選択的に形成する。
【００１８】次に、図５を参照する。図４の工程後、感
光膜パターン（１３）を除去し、その後、露出した第１
酸化膜（１２）をエッチングして第１電荷貯蔵電極層
（１１）を露出させる（この際、第２酸化膜（１４）の
一定厚さがエッチングされる）。ついでその上に貯蔵電
極マスク用感光膜パターン（１５）を形成し、さらに貯
蔵電極マスク用感光膜パターン（１５）により露出する
前記第２酸化膜（１４）、第１酸化膜（１２）、第１電
極貯蔵電極層（１１）及びポリシリコン層（９）をエッ
チングして第１電荷貯蔵電極パターン（１１Ａ）を形成
する。
光膜パターン（１３）を除去し、その後、露出した第１
酸化膜（１２）をエッチングして第１電荷貯蔵電極層
（１１）を露出させる（この際、第２酸化膜（１４）の
一定厚さがエッチングされる）。ついでその上に貯蔵電
極マスク用感光膜パターン（１５）を形成し、さらに貯
蔵電極マスク用感光膜パターン（１５）により露出する
前記第２酸化膜（１４）、第１酸化膜（１２）、第１電
極貯蔵電極層（１１）及びポリシリコン層（９）をエッ
チングして第１電荷貯蔵電極パターン（１１Ａ）を形成
する。
【００１９】図６には、前記貯蔵電極マスク用感光膜パ
ターン（１５）を除去した後、蒸着工程により形成され
た第２電極貯蔵電極層（１７）が示されている。第２電
荷貯蔵電極層（１７）は不純物が注入されたポリシリコ
ン層により形成される。さらに、第２電荷貯蔵電極層
（１７）の側壁には酸化膜スペーサ（１６）が形成され
る。酸化膜スペーサ（１６）は第２電荷貯蔵電極層（１
７）の表面に一定厚さの第３酸化膜を蒸着し、第３酸化
膜を全面エッチングすることにより形成される。
ターン（１５）を除去した後、蒸着工程により形成され
た第２電極貯蔵電極層（１７）が示されている。第２電
荷貯蔵電極層（１７）は不純物が注入されたポリシリコ
ン層により形成される。さらに、第２電荷貯蔵電極層
（１７）の側壁には酸化膜スペーサ（１６）が形成され
る。酸化膜スペーサ（１６）は第２電荷貯蔵電極層（１
７）の表面に一定厚さの第３酸化膜を蒸着し、第３酸化
膜を全面エッチングすることにより形成される。
【００２０】図７には、図６の工程後、露出した第２電
荷貯蔵電極層（１７）が第２酸化膜（１４）と窒化膜
（８）が露出するまでエッチッグされることにより生じ
る二重円筒構造の第２電荷貯蔵電極パターン（１７Ａ）
が示されている。第２電荷貯蔵電極パターン（１７Ａ）
はポリシリコン層（９）、ポリシリコンスペーサ（１
０）、第１電荷貯蔵電極パターン（１１Ａ）と共に一つ
の貯蔵電極（２０）を形成する。第２電荷貯蔵電極層
（１７）のエッチング工程の後、第３酸化膜スペーサ
（１６）、第２酸化膜（１４）及び第１酸化膜（１２）
はエッチング工程により完全に除去され貯蔵電極（２
０）の全表面は露出される。露出した貯蔵電極（２０）
の全表面には誘電体膜（１８）及び（プレート電極（１
９）が順次形成される。なお、図６の工程で行われる酸
化膜スペーサ（１６）の形成工程は省略することができ
る。酸化膜スペーサ（１６）を形成しない場合には、前
記貯蔵電極（２０）の下段の縁部が除去される。
荷貯蔵電極層（１７）が第２酸化膜（１４）と窒化膜
（８）が露出するまでエッチッグされることにより生じ
る二重円筒構造の第２電荷貯蔵電極パターン（１７Ａ）
が示されている。第２電荷貯蔵電極パターン（１７Ａ）
はポリシリコン層（９）、ポリシリコンスペーサ（１
０）、第１電荷貯蔵電極パターン（１１Ａ）と共に一つ
の貯蔵電極（２０）を形成する。第２電荷貯蔵電極層
（１７）のエッチング工程の後、第３酸化膜スペーサ
（１６）、第２酸化膜（１４）及び第１酸化膜（１２）
はエッチング工程により完全に除去され貯蔵電極（２
０）の全表面は露出される。露出した貯蔵電極（２０）
の全表面には誘電体膜（１８）及び（プレート電極（１
９）が順次形成される。なお、図６の工程で行われる酸
化膜スペーサ（１６）の形成工程は省略することができ
る。酸化膜スペーサ（１６）を形成しない場合には、前
記貯蔵電極（２０）の下段の縁部が除去される。
【００２１】図８には、フィールド酸化膜（２）により
区分され素子領域に電界効果トランジスタが形成された
半導体基板（１）を備えた本発明の第２の実施例の半導
体装置が示されている。電界効果トランジスタの上部に
は順次形成された絶縁膜（７）、エッチング障壁物質の
シリコン窒化膜（８）、及び所定大きさのマスク用ポリ
シリコン膜（９Ａ）が積層されている。さらにマスク用
ポリシリコン膜（９Ａ）の側壁にはスペーサ（１０）が
形成されている。
区分され素子領域に電界効果トランジスタが形成された
半導体基板（１）を備えた本発明の第２の実施例の半導
体装置が示されている。電界効果トランジスタの上部に
は順次形成された絶縁膜（７）、エッチング障壁物質の
シリコン窒化膜（８）、及び所定大きさのマスク用ポリ
シリコン膜（９Ａ）が積層されている。さらにマスク用
ポリシリコン膜（９Ａ）の側壁にはスペーサ（１０）が
形成されている。
【００２２】電界効果トランジスタはＬＤＤ（Lightly
Doped Drain ）構造を有するもので、ドレイン又はソー
ス用拡散領域（６）、ソース又はドレイン用拡散領域
（６´）及び両拡散領域（６、６´）間のチャンネル領
域に積層されたゲーム酸化膜（３）及びゲート電極であ
るワードライン（４）を備える。さらにワードライン
（４）の側壁には酸化膜スペーサ（５）が形成されてい
る。
Doped Drain ）構造を有するもので、ドレイン又はソー
ス用拡散領域（６）、ソース又はドレイン用拡散領域
（６´）及び両拡散領域（６、６´）間のチャンネル領
域に積層されたゲーム酸化膜（３）及びゲート電極であ
るワードライン（４）を備える。さらにワードライン
（４）の側壁には酸化膜スペーサ（５）が形成されてい
る。
【００２３】両拡散領域（６、６´）は低濃度不純物領
域及び高濃度不純物領域（図示せず）で形成されてい
る。
域及び高濃度不純物領域（図示せず）で形成されてい
る。
【００２４】さらにこの半導体装置は、拡散領域（６）
に電気的に接続すると共にマスク用ポリシリコン膜
（９）及びスペーサ（１０）の表面に形成された第１電
荷貯蔵電極パターン（２１Ａ）と、一定間隔ほど離れた
上部に位置する第２電荷貯蔵電極パーパターン（２３
Ａ）とを備える。第１及び第２電荷貯蔵電極パターン
（２１Ａ、２３Ａ）は、前記シリコン窒化膜（８）の表
面に形成された第３電荷貯蔵電極パターン（２４Ａ）に
より電気的に接続されている。さらに第３電荷貯蔵電極
パターン（２４Ａ）は、マスク用ポリシリコン膜（９）
の側壁、並びに第１及び第２電荷貯蔵電極パターン（２
１、２３Ａ）の側壁と接続するよう形成される。また、
第１乃至第３電荷貯蔵電極パターン（２１Ａ、２３Ａ、
２４Ａ）の露出部には、誘電体膜（１８）及びプレート
電極（１９）が順次形成されている。
に電気的に接続すると共にマスク用ポリシリコン膜
（９）及びスペーサ（１０）の表面に形成された第１電
荷貯蔵電極パターン（２１Ａ）と、一定間隔ほど離れた
上部に位置する第２電荷貯蔵電極パーパターン（２３
Ａ）とを備える。第１及び第２電荷貯蔵電極パターン
（２１Ａ、２３Ａ）は、前記シリコン窒化膜（８）の表
面に形成された第３電荷貯蔵電極パターン（２４Ａ）に
より電気的に接続されている。さらに第３電荷貯蔵電極
パターン（２４Ａ）は、マスク用ポリシリコン膜（９）
の側壁、並びに第１及び第２電荷貯蔵電極パターン（２
１、２３Ａ）の側壁と接続するよう形成される。また、
第１乃至第３電荷貯蔵電極パターン（２１Ａ、２３Ａ、
２４Ａ）の露出部には、誘電体膜（１８）及びプレート
電極（１９）が順次形成されている。
【００２５】図９ないし図１３は、本発明のこの第２の
実施例のメモリーセルの製造方法を段階別に説明する半
導体装置の断面図である。
実施例のメモリーセルの製造方法を段階別に説明する半
導体装置の断面図である。
【００２６】この半導体装置は、図９に示されたように
Ｐ−ウェル（Well) 又はＮ−ウェルが形成された半導体
基板（１）を備える。半導体基板（１）の表面はＬＯＣ
ＯＳ方式で成長するフィールド酸化膜（２）により素子
領域等に区分される。半導体基板（１）の素子領域には
ゲート酸化膜（３）及びワードラインパターン（４）が
順次積層され、さらに低濃度のＮ型（又はＰ型）不純物
イオンをワードラインパターン（４）の外側に露出した
素子領域に注入し、半導体基板（１）の表面層部分に低
濃度拡散領域を形成する。この低濃度不純物イオンを注
入した後、ワードラインパターン（４）の側壁に酸化膜
スペーサ（５）を形成し、さらに酸化膜スペーサ（５）
の外側に露出する半導体基板（１）に高濃度のＮ型（又
はＰ型）不純物イオンを注入し、前記低濃度拡散領域の
下側に高濃度拡散領域等を形成する。前記低濃度及び高
濃度の拡散領域は一つのＬＤＤ構造の拡散領域等（６、
６´）を形成する。さらに拡散領域等（６、６´）とワ
ードラインパターン（４）は電界効果トランジスタを形
成するものであり、図１に示された従来のメモリーセル
製造方法と同じ方法により形成される。
Ｐ−ウェル（Well) 又はＮ−ウェルが形成された半導体
基板（１）を備える。半導体基板（１）の表面はＬＯＣ
ＯＳ方式で成長するフィールド酸化膜（２）により素子
領域等に区分される。半導体基板（１）の素子領域には
ゲート酸化膜（３）及びワードラインパターン（４）が
順次積層され、さらに低濃度のＮ型（又はＰ型）不純物
イオンをワードラインパターン（４）の外側に露出した
素子領域に注入し、半導体基板（１）の表面層部分に低
濃度拡散領域を形成する。この低濃度不純物イオンを注
入した後、ワードラインパターン（４）の側壁に酸化膜
スペーサ（５）を形成し、さらに酸化膜スペーサ（５）
の外側に露出する半導体基板（１）に高濃度のＮ型（又
はＰ型）不純物イオンを注入し、前記低濃度拡散領域の
下側に高濃度拡散領域等を形成する。前記低濃度及び高
濃度の拡散領域は一つのＬＤＤ構造の拡散領域等（６、
６´）を形成する。さらに拡散領域等（６、６´）とワ
ードラインパターン（４）は電界効果トランジスタを形
成するものであり、図１に示された従来のメモリーセル
製造方法と同じ方法により形成される。
【００２７】さらに前記電界効果トランジスタが形成さ
れた半導体基板（１）の上部には層間絶縁のため絶縁酸
化膜（７）が蒸着される。絶縁膜酸化膜（７）は全面エ
ッチング法により平坦化した表面を有する。平坦化した
絶縁酸化膜（７）の上部には一定厚さのシリコン窒化膜
（８）とポリシリコン膜（９）が順次形成される。前記
シリコン窒化膜（８）はエッチング障壁の機能をはた
し、又ポリシリコン膜（９）は次の工程でマスクとして
用いられる。ポリシリコン膜（９）にはポリシリコンス
ペーサ（１０）が部分的に形成させる。ポリシリコンス
ペーサ（１０）はポリシリコン膜（９）の一定部分を異
方性エッチングにより形成したものである。
れた半導体基板（１）の上部には層間絶縁のため絶縁酸
化膜（７）が蒸着される。絶縁膜酸化膜（７）は全面エ
ッチング法により平坦化した表面を有する。平坦化した
絶縁酸化膜（７）の上部には一定厚さのシリコン窒化膜
（８）とポリシリコン膜（９）が順次形成される。前記
シリコン窒化膜（８）はエッチング障壁の機能をはた
し、又ポリシリコン膜（９）は次の工程でマスクとして
用いられる。ポリシリコン膜（９）にはポリシリコンス
ペーサ（１０）が部分的に形成させる。ポリシリコンス
ペーサ（１０）はポリシリコン膜（９）の一定部分を異
方性エッチングにより形成したものである。
【００２８】また、ポリシリコン膜（９）及びポリシリ
コンスペーサ（１０）の上部には、ソース（又はドレイ
ン）用拡散領域（６）と電気的に接続するように第１電
荷貯蔵電極層（２１）が形成される。第１電荷貯蔵電極
層（２１）はポリシリコンスペーサ等（１０）により露
出するシリコン窒化膜（８）及び、露出された窒化膜
（８）の下部に位置する絶縁酸化膜（７）を除去した前
記ソース（又はドレイン）用拡散領域（６）を露出させ
るコンタクトホールを形成し、前記コンタクトホールを
有する半導体基板（１）の上部に一定厚さのポリシリコ
ン膜を蒸着し、さらにこのポリシリコン膜に不純物を注
入する工程により形成される。
コンスペーサ（１０）の上部には、ソース（又はドレイ
ン）用拡散領域（６）と電気的に接続するように第１電
荷貯蔵電極層（２１）が形成される。第１電荷貯蔵電極
層（２１）はポリシリコンスペーサ等（１０）により露
出するシリコン窒化膜（８）及び、露出された窒化膜
（８）の下部に位置する絶縁酸化膜（７）を除去した前
記ソース（又はドレイン）用拡散領域（６）を露出させ
るコンタクトホールを形成し、前記コンタクトホールを
有する半導体基板（１）の上部に一定厚さのポリシリコ
ン膜を蒸着し、さらにこのポリシリコン膜に不純物を注
入する工程により形成される。
【００２９】第１電荷貯蔵電極層（２１）の上部には、
第１犠牲酸化膜（２２）及び第２電極貯蔵電極層（２
３）が図１０に示すように積層される。第１犠牲酸化膜
（２２）及び前記第２電荷貯蔵電極層（２３）は蒸着工
程により形成される。さらに、第２電荷貯蔵電極層（２
３）は不純物が注入されたポリシリコン膜により形成さ
れる。
第１犠牲酸化膜（２２）及び第２電極貯蔵電極層（２
３）が図１０に示すように積層される。第１犠牲酸化膜
（２２）及び前記第２電荷貯蔵電極層（２３）は蒸着工
程により形成される。さらに、第２電荷貯蔵電極層（２
３）は不純物が注入されたポリシリコン膜により形成さ
れる。
【００３０】前記工程の後、第２電荷貯蔵電極層（２
３）、第１犠牲酸化膜（２２）、第１電荷貯蔵電極層
（２１）及びポリシリコン膜（９）は電荷貯蔵電極用マ
スクを用いたエッチング工程により選択的にエッチング
され、図１１に示されるように第２電荷貯蔵電極パター
ン（２３Ａ）、第１犠牲酸化膜パターン（２２Ａ）、第
１電荷貯蔵電極パターン（２１Ａ）及びポリシリコンパ
ターン（９Ａ）を形成する。さらに半導体基板（１）の
全体構造の上部には、一定厚さの第３電荷貯蔵電極層
（２４）及び第２犠牲酸化膜（２５）が蒸着工程により
順次形成される。第３電荷貯蔵電極層（２４）は不純物
が注入されたポリシリコン膜によ形成される。第２犠牲
酸化膜（２５）の上部にはコンタクトホール用感光膜パ
ターン（２６）が形成される。
３）、第１犠牲酸化膜（２２）、第１電荷貯蔵電極層
（２１）及びポリシリコン膜（９）は電荷貯蔵電極用マ
スクを用いたエッチング工程により選択的にエッチング
され、図１１に示されるように第２電荷貯蔵電極パター
ン（２３Ａ）、第１犠牲酸化膜パターン（２２Ａ）、第
１電荷貯蔵電極パターン（２１Ａ）及びポリシリコンパ
ターン（９Ａ）を形成する。さらに半導体基板（１）の
全体構造の上部には、一定厚さの第３電荷貯蔵電極層
（２４）及び第２犠牲酸化膜（２５）が蒸着工程により
順次形成される。第３電荷貯蔵電極層（２４）は不純物
が注入されたポリシリコン膜によ形成される。第２犠牲
酸化膜（２５）の上部にはコンタクトホール用感光膜パ
ターン（２６）が形成される。
【００３１】さらに感光膜パターン（２６）により露出
する第２犠牲酸化膜（２５）と、第２犠牲酸化膜（２
５）の露出部分の下部に位置する第３電荷貯蔵電極層
（２４）と、第２電荷貯蔵電極パターン（２３Ａ）は、
図１２に示されるように、順次、選択的にエッチングさ
れる。前記第２電荷貯蔵電極パターン（２３Ａ）が選択
的にエッチングされた後、前記感光膜パターン（２６）
は除去され、さらに前記第２犠牲酸化膜（２５）及び第
１犠牲酸化膜パターン（２２Ａ）は全面エッチングされ
る。犠牲酸化膜のエッチング工程により、第１犠牲酸化
膜パターン（２２Ａ）は部分的に除去され第１電荷貯蔵
電極パターン（２１Ａ）を部分的に露出させ、一方、第
２犠牲酸化膜（２５）は第３電荷貯蔵電極層（２４）の
側壁部分に犠牲酸化膜スペーサ（１５Ａ）を生成させ
る。
する第２犠牲酸化膜（２５）と、第２犠牲酸化膜（２
５）の露出部分の下部に位置する第３電荷貯蔵電極層
（２４）と、第２電荷貯蔵電極パターン（２３Ａ）は、
図１２に示されるように、順次、選択的にエッチングさ
れる。前記第２電荷貯蔵電極パターン（２３Ａ）が選択
的にエッチングされた後、前記感光膜パターン（２６）
は除去され、さらに前記第２犠牲酸化膜（２５）及び第
１犠牲酸化膜パターン（２２Ａ）は全面エッチングされ
る。犠牲酸化膜のエッチング工程により、第１犠牲酸化
膜パターン（２２Ａ）は部分的に除去され第１電荷貯蔵
電極パターン（２１Ａ）を部分的に露出させ、一方、第
２犠牲酸化膜（２５）は第３電荷貯蔵電極層（２４）の
側壁部分に犠牲酸化膜スペーサ（１５Ａ）を生成させ
る。
【００３２】また、第３電荷貯蔵電極層（２４）の露出
部分は、図１３に示されるように、第３電荷貯蔵電極層
（２４）の下部に位置したシリコン窒化膜（８）が露出
するまで全面エッチングされ、ポリシリコンパターン
（９Ａ）、第１電荷貯蔵電極パターン（２１Ａ）、第１
犠牲酸化膜パターン（２２Ａ）、及び第２電荷貯蔵電極
パターン（２３Ａ）の各側壁等と面接触する第３電荷貯
蔵電極パターン（２４Ａ）を形成する。さらに第１電荷
貯蔵電極パターン（２１Ａ）の露出部分も第３電荷貯蔵
電極層（２４）と共に等方性エッチングされ、第１電荷
貯蔵電極パターン（２１Ａ）の表面が窪んでいる凹部が
形成される。第１電荷貯蔵電極パターン（２１Ａ）は、
等方性エッチングによりポリシリコンスペーサ（１０）
が露出しないよう第３電荷貯蔵電極層（２４）に比べ厚
く形成される。
部分は、図１３に示されるように、第３電荷貯蔵電極層
（２４）の下部に位置したシリコン窒化膜（８）が露出
するまで全面エッチングされ、ポリシリコンパターン
（９Ａ）、第１電荷貯蔵電極パターン（２１Ａ）、第１
犠牲酸化膜パターン（２２Ａ）、及び第２電荷貯蔵電極
パターン（２３Ａ）の各側壁等と面接触する第３電荷貯
蔵電極パターン（２４Ａ）を形成する。さらに第１電荷
貯蔵電極パターン（２１Ａ）の露出部分も第３電荷貯蔵
電極層（２４）と共に等方性エッチングされ、第１電荷
貯蔵電極パターン（２１Ａ）の表面が窪んでいる凹部が
形成される。第１電荷貯蔵電極パターン（２１Ａ）は、
等方性エッチングによりポリシリコンスペーサ（１０）
が露出しないよう第３電荷貯蔵電極層（２４）に比べ厚
く形成される。
【００３３】第１電荷貯蔵電極パターン（２１Ａ）及び
第３電荷貯蔵電極層（２４）のエッチング工程の後、犠
牲酸化膜スペーサ（２５Ａ）及び第１犠牲酸化膜パター
ン（２２Ａ）は、湿式エッチング工程により完全除去さ
れ第３電荷貯蔵電極パターン（２４Ａ）の外側壁、第１
電荷貯蔵電極パターン（２１Ａ）の表面、及び第２電荷
貯蔵電極パターン（２３Ａ）の下面を露出させる。さら
に第３電荷貯蔵電極パターン（２４Ａ）の内側壁の中央
部も露出される。第１乃至第３電荷貯蔵電極パターン
（２１Ａ、２３Ａ、２４Ａ）の露出面には、誘電体膜
（１８）及びプレート電極（１９）が順次形成される。
誘電体膜（１８）は、ＮＯ又はＯＮＯの複合構造の誘電
体を第１乃至第３電荷貯蔵電極パターン（２１Ａ、２３
Ａ、２４Ａ）の露出面に成長させることにより形成され
る。また、前記マスク用ポリシリコン膜（９Ａ）及びポ
リシリコンスペーサ（１０）は、前記誘電膜を形成する
工程を含めた後続熱工程により、第１及び第３電荷貯蔵
電極パターン（２１Ａ、２４Ａ）から拡散されてくる不
純物により第１乃至第３電荷貯蔵電極パターン（２１
Ａ、２３Ａ、２４Ａ）と共に電荷貯蔵電極の役割をする
ことになる。
第３電荷貯蔵電極層（２４）のエッチング工程の後、犠
牲酸化膜スペーサ（２５Ａ）及び第１犠牲酸化膜パター
ン（２２Ａ）は、湿式エッチング工程により完全除去さ
れ第３電荷貯蔵電極パターン（２４Ａ）の外側壁、第１
電荷貯蔵電極パターン（２１Ａ）の表面、及び第２電荷
貯蔵電極パターン（２３Ａ）の下面を露出させる。さら
に第３電荷貯蔵電極パターン（２４Ａ）の内側壁の中央
部も露出される。第１乃至第３電荷貯蔵電極パターン
（２１Ａ、２３Ａ、２４Ａ）の露出面には、誘電体膜
（１８）及びプレート電極（１９）が順次形成される。
誘電体膜（１８）は、ＮＯ又はＯＮＯの複合構造の誘電
体を第１乃至第３電荷貯蔵電極パターン（２１Ａ、２３
Ａ、２４Ａ）の露出面に成長させることにより形成され
る。また、前記マスク用ポリシリコン膜（９Ａ）及びポ
リシリコンスペーサ（１０）は、前記誘電膜を形成する
工程を含めた後続熱工程により、第１及び第３電荷貯蔵
電極パターン（２１Ａ、２４Ａ）から拡散されてくる不
純物により第１乃至第３電荷貯蔵電極パターン（２１
Ａ、２３Ａ、２４Ａ）と共に電荷貯蔵電極の役割をする
ことになる。
【００３４】
【発明の効果】上述の如く、本発明の半導体メモリー装
置では、メモリーセルに含まれる貯蔵電極が円筒型又は
二重円筒状を有するので、メモリーセルの占有面積に比
べ非常に大きい表面積を持つことができる。このような
利点により、本発明の半導体メモリー装置は高集積化さ
れてもメモリーセルが充分な電荷貯蔵容量を確保するこ
とができる。さらに本発明の半導体メモリー装置は高集
積化されても製品の信頼性はを向上させることができ
る。
置では、メモリーセルに含まれる貯蔵電極が円筒型又は
二重円筒状を有するので、メモリーセルの占有面積に比
べ非常に大きい表面積を持つことができる。このような
利点により、本発明の半導体メモリー装置は高集積化さ
れてもメモリーセルが充分な電荷貯蔵容量を確保するこ
とができる。さらに本発明の半導体メモリー装置は高集
積化されても製品の信頼性はを向上させることができ
る。
【図１】従来の半導体メモリー装置の断面図である。
【図２】本発明による一実施例の半導体メモリー装置の
断面図である。
断面図である。
【図３】図２に示された半導体メモリー装置を製造する
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
【図４】図２に示された半導体メモリー装置を製造する
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
【図５】図２に示された半導体メモリー装置を製造する
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
【図６】図２に示された半導体メモリー装置を製造する
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
【図７】図２に示された半導体メモリー装置を製造する
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
【図８】本発明による第２の実施例の半導体メモリー装
置の断面図である。
置の断面図である。
【図９】図８に示された半導体メモリー装置を製造する
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
ための方法を、段階別に説明する半導体メモリー装置の
断面図である。
【図１０】図８に示された半導体メモリー装置を製造す
るための方法を、段階別に説明する半導体メモリー装置
の断面図である。
るための方法を、段階別に説明する半導体メモリー装置
の断面図である。
【図１１】図８に示された半導体メモリー装置を製造す
るための方法を、段階別に説明する半導体メモリー装置
の断面図である。
るための方法を、段階別に説明する半導体メモリー装置
の断面図である。
【図１２】図８に示された半導体メモリー装置を製造す
るための方法を、段階別に説明する半導体メモリー装置
の断面図である。
るための方法を、段階別に説明する半導体メモリー装置
の断面図である。
【図１３】図８に示された半導体メモリー装置を製造す
るための方法を、段階別に説明する半導体メモリー装置
の断面図である。
るための方法を、段階別に説明する半導体メモリー装置
の断面図である。
【手続補正書】
【提出日】平成６年７月２８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (12)
- 【請求項１】 半導体基板の上に形成された電界効果ト
ランジスタと、 前記電界効果トランジスタの上部に形成された層間絶縁
膜と、 前記電界効果トランジスタと電気的に接続すると共に前
記層間絶縁膜の表面に形成された平板状の第１電荷貯蔵
電極パターンと、 前記第１電荷貯蔵電極パターンと電気的に接続すると共
に前記第１電荷貯蔵電極パターンの上部に形成された二
重円筒構造の第２電荷貯蔵電極パターンと、 前記第１及び第２電荷貯蔵電極パターンの全表面に順次
形成された誘電体膜及びプレート電極とを備えたことを
特徴とする半導体メモリー装置。 - 【請求項２】 半導体基板と、 素子隔離のために前記半導体基板に形成されたフィール
ド酸化膜と、 前記半導体基板の素子領域に形成された電界効果トラン
ジスタと、 前記電界効果トランジスタの上部に形成される平坦化し
た絶縁膜と、 前記絶縁膜を貫いて前記電界効果トランジスタの活性領
域に接続する第１電荷貯蔵電極と、 前記第１電荷貯蔵電極から一定間隔離れた上部に位置
し、中央に貫通ホールを有する第２電荷貯蔵電極と、 前記第１電荷貯蔵電極及び第２電荷貯蔵電極を電気的に
接続させるため、前記第１電荷貯蔵電極の側面から前記
第２電荷貯蔵電極の側面まで伸長された第３電荷貯蔵電
極と、 前記第１乃至第３電荷貯蔵電極の全表面に順次塗布され
る誘電体膜及びプレート電極とを備えたことを特徴とす
る半導体メモリー装置。 - 【請求項３】 前記電界効果トランジスタがＬＤＤ構造
を有することを特徴とする請求項２記載の半導体メモリ
ー装置。 - 【請求項４】 前記第１電荷貯蔵電極は、表面積が増加
するよう表面の中央部に凹溝を備えたことを特徴とする
請求項２記載の半導体メモリー装置。 - 【請求項５】 前記平坦化された絶縁膜及び第１電荷貯
蔵電極の間に、エッチング障壁物質であるシリコン窒化
膜を追加して備えたことを特徴とする請求項２記載の半
導体メモリー装置。 - 【請求項６】 前記シリコン窒化膜及び前記第１電荷貯
蔵電極の間に、同一平面を成すよう形成されたマスク用
ポリシリコン膜及びスペーサを追加して備えたことを特
徴とする請求項５記載の半導体メモリー装置。 - 【請求項７】 半導体基板に電界効果トランジスタが形
成されその上部にキャパシタが形成され電界効果トラン
ジスタに接続されたメモリー装置の製造方法において、 前記電界効果トランジスタを含む半導体基板上部に平坦
化用絶縁膜を形成し、その上部にエッチングバリア層と
ポリシリコン層を積層した後、貯蔵電極コンタクトマス
クを用いてコンタクト領域のポリシリコン層をエッチン
グし前記ポリシリコン層の側壁にポリシリコンスペーサ
を形成する段階と、 前記ポリシリコン層とポリシリコンスペーサをマスクに
利用し、コンタクト領域のエッチングバリア層とその下
部の平坦化用絶縁膜をエッチングして半導体基板が露出
したコンタクトホールを形成する段階と、 第１貯蔵電極用ポリシリコン層と第１酸化膜を積層し、
貯蔵電極コンタクト領域だけに感光膜パターンを形成し
露出された第１酸化膜上部に第２酸化膜を形成する段階
と、 前記感光膜パターンを除去し、さらに貯蔵電極マスク用
感光膜パターンを形成した後、露出した領域の第２酸化
膜、第１酸化膜、第１貯蔵電極用ポリシリコン層、ポリ
シリコンパターンを除去して一時的に貯蔵電極パターン
を形成する段階と、 前記貯蔵電極用感光膜パターンを除去した後、第２貯蔵
電極用ポリシリコン層を形成した後、その側壁に第３酸
化膜スペーサを形成する段階と、 第２貯蔵電極用ポリシリコン層を第２酸化膜とエッチン
グバリア層が露出されるまでエッチングし、二重円筒構
造の貯蔵電極パターンを形成する段階と、 残っている第３酸化膜スペーサ、第２酸化膜、第１酸化
膜を除去し、貯蔵電極パターン表面にキャパシタ誘電体
膜を形成しその上部にプレート電極を形成する段階とを
含む半導体メモリー装置の製造方法。 - 【請求項８】 第３酸化膜スペーサを形成しない状態で
第２貯蔵電極用ポリシリコン層をエッチングし、二重円
筒構造の貯蔵電極パターンを形成することを特徴とする
請求項７記載の半導体メモリー装置の製造方法。 - 【請求項９】 前記第３酸化膜スペーサ、第２酸化膜、
第１酸化膜を除去した後、貯蔵電極パターンの底部に有
するエッチングバリア層を除去することを特徴とする請
求項７記載の半導体メモリー装置の製造方法。 - 【請求項１０】 半導体基板にフィールド酸化膜を成長
させて電界効果トランジスタを形成し、層間絶縁のため
平坦化された絶縁酸化膜を形成する段階と、 前記電界効果トランジスタの活性領域を露出させ、不純
物が含むポリシリコンを蒸着して前記活性領域と電気的
に接続する第１電荷貯蔵電極を形成する段階と、 一定厚さの第１犠牲酸化膜を蒸着し、不純物が含むポリ
シリコン膜を蒸着して第２電荷貯蔵電極を形成する段階
と、 電荷貯蔵電極用マスクを用いて前記第２電荷貯蔵電極、
第１犠牲酸化膜、第１電荷貯蔵電極及びポリシリコン膜
を一定の大きさにパターン化する段階と、 不純物を含むポリシリコンで成る第３電荷貯蔵電極と第
２犠牲酸化膜を一定厚さだけずつ順次蒸着し、電荷貯蔵
電極コンタクト用マスクを用いて感光膜パターンを現像
し、前記第２犠牲酸化膜及び第３電荷貯蔵電極を順次、
選択的にエッチングして感光膜を除去する段階と、 露出された前記第１犠牲酸化膜パターン、第２犠牲酸化
膜を全面エッチングして前記第１犠牲酸化膜パターンを
部分的に除去し、前記第２電荷貯蔵電極パターンの側壁
に酸化膜スペーサを形成する段階と、 前記第１犠牲酸化膜パターン及び酸化膜スペーサにより
露出する第１電荷貯蔵電極パターン及び第３電荷貯蔵電
極を全面エッチングし、前記第１電荷貯蔵電極パターン
の側面から前記第２電荷貯蔵電極パターンの側面まで延
伸された第３電荷貯蔵電極パターンを形成する段階と、 前記シリコン窒化膜を障害物に用いて前記酸化膜スペー
サ及び第１犠牲酸化膜を除去する段階と、 前記第１乃至第３電荷貯蔵電極パターンの全ての表面
に、誘電体膜及びプレート電極とを順次形成する段階を
備えたことを特徴とする半導体メモリー装置の製造方
法。 - 【請求項１１】 前記電界効果トランジスタは、ゲート
酸化膜及びゲート電極用ワードラインパターンを形成
し、低濃度の不純物イオンを前記半導体基板に注入し、
前記ワードラインパターンの側壁に第２の酸化膜スペー
サを形成し、高濃度の不純物イオンを前記半導体基板に
注入する工程により形成されたことを特徴とする請求項
１０記載の半導体メモリー装置の製造方法。 - 【請求項１２】 前記活性領域を露出させる段階は、前
記平坦化した絶縁膜の上部に一定厚さのエッチング障壁
用シリコン窒化膜及びマスク用ポリシリコン膜を順次蒸
着し、前記マスク用ポリシリコン膜の所定部分を非等方
性エッチングして前記マスク用ポリシリコン膜の側壁に
ポリシリコンスペーサを形成し、前記ポリシリコンスペ
ーサをマスクに用いて前記シリコン窒化膜及び平坦化し
た絶縁膜を順次エッチングする工程であることを特徴と
する請求項１０記載の半導体メモリー装置の製造方法。
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