DE4445344C2 - Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung

Info

Publication number
DE4445344C2
DE4445344C2 DE4445344A DE4445344A DE4445344C2 DE 4445344 C2 DE4445344 C2 DE 4445344C2 DE 4445344 A DE4445344 A DE 4445344A DE 4445344 A DE4445344 A DE 4445344A DE 4445344 C2 DE4445344 C2 DE 4445344C2
Authority
DE
Germany
Prior art keywords
layer
insulation layer
substrate
opening
single crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE4445344A
Other languages
English (en)
Other versions
DE4445344A1 (de
Inventor
Byung-Ryul Ryum
Tae-Hyeon Han
Soo-Min Lee
Deok-Ho Cho
Seong-Hearn Lee
Jin-Young Kang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Electronics and Telecommunications Research Institute ETRI
KT Corp
Original Assignee
Electronics and Telecommunications Research Institute ETRI
KT Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US08/357,021 priority Critical patent/US5444014A/en
Application filed by Electronics and Telecommunications Research Institute ETRI, KT Corp filed Critical Electronics and Telecommunications Research Institute ETRI
Priority to DE4445344A priority patent/DE4445344C2/de
Priority to GB9425589A priority patent/GB2296374B/en
Priority to FR9415540A priority patent/FR2728391A1/fr
Publication of DE4445344A1 publication Critical patent/DE4445344A1/de
Application granted granted Critical
Publication of DE4445344C2 publication Critical patent/DE4445344C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H10D10/054—Forming extrinsic base regions on silicon substrate after insulating device isolation in vertical BJTs having single crystalline emitter, collector or base regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/041—Manufacture or treatment of thin-film BJTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/018—Manufacture or treatment of isolation regions comprising dielectric materials using selective deposition of crystalline silicon, e.g. using epitaxial growth of silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1914—Preparing SOI wafers using bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges

Landscapes

  • Element Separation (AREA)
  • Bipolar Transistors (AREA)

Description

Die Erfindung betrifft die Herstellung einer Halbleitervorrichtung, insbesondere ein Verfahren zur Herstellung eines SOI (Silicon On Insulator bzw. Silizium auf Isolator)-Substrats, bei dem durch Einsatz von selektiver Epitaxie und direktem Waferbonden aktive und Feldbereiche elektrisch voneinander isoliert sind, sowie ein Verfahren zur Herstellung eines selbstausgerichteten Bipolartransistors unter Verwendung des SOI-Substrats.
Da die Integration von Halbleitervorrichtungen immer stärker voranschreitet, entsteht ein schwieriges Problem beim Entwurf einer Hochgeschwindigkeit- Hochfrequenz-Halbleitervorrichtung oder einer integrierten Schaltung unter Verwendung der Hochfrequenz-Halbleitervorrichtung. Da beispielsweise eine Streukapazität, die zwischen einem Substrat und einem darauf ausgebildeten Verdrahtungsabschnitt aus Metall auftritt, in einer derartigen Hochfrequenz- Halbleitervorrichtung als am stärksten dominierende Parasitärkapazität wirkt, wird die Betriebsgeschwindigkeit der Vorrichtung aufgrund des Auftretens der Streukapazität beträchtlich verringert, was eine Signalabschwächung hervorruft. Die Größe der Streukapazität wird in umgekehrtem Verhältnis zur Dicke einer Isolierung zwischen dem Substrat und dem darauf befindlichen Verdrahtungsabschnitt aus Metall erzeugt. Das heißt, je dünner die Isolierungsschicht dazwischen wird, desto größer wird die Stärke der Streukapazität. Um eine derartige Streukapazität zu minimieren, wurde als Substrat der Hochfrequenz-Halbleitervorrichtung ein Hochwiderstandssubstrat mit einem spezifischen Widerstand von einigen MΩcm oder ein halbisolierendes Halbleitersubstrat wie beispielsweise GaAs-Substrat verwendet.
Da die vorstehend genannten Substrate jedoch teuer sind, werden sie ausschließlich in einer derartigen Hochfrequenz-Halbleitervorrichtung verwendet. Hauptsächlich aus diesem Grund wurde für die Hochfrequenz- Halbleitervorrichtung ein relatives kostengünstiges SOI-Substrat entwickelt, das aus einer Silizium/Isolator/Silizium-Struktur zusammengesetzt ist.
In dem SOI-Substrat bewirkt eine vergrabene Isolierungsschicht, daß eine zwischen dem Substrat und einem darauf befindlichen Verdrahtungsabschnitt aus Metall auftretende Streukapazität vermindert werden kann. Wenn ein derartiges SOI-Substrat mit einer vergrabenen Isolierungsschicht in einer Halbleitervorrichtung verwirklicht wird, kann verhindert werden, daß die Betriebsgeschwindigkeit der Vorrichtung abgesenkt ist, und das Auftreten der Signalabschwächung kann eingeschränkt werden, wie im Stand der Technik bekannt ist.
Die Verfahren zur Herstellung eines SOI-Substrats nach dem Stand der Technik sind im allgemeinen in eine Sauerstoffinjektion in das Substrat und ein direktes Substratbonden bzw. -bondieren unterteilt. Das erstgenannte besitzt den Vorteil, daß seine Verfahrensabfolge einfach ist, und letzteres weist die exzellenten Vorteile auf, daß die Einstellung der Dicke einer vergrabenen Oxidschicht gestattet, daß eine Streukapazität weiter reduziert werden kann, und daß es insbesondere nicht notwendig ist, eine separate Vorrichtungsisolierung in dem Fall durchzuführen, daß ein SOI-Substrat in einer integrierten Schaltung eingesetzt wird.
Zum besseren Verständnis des besseren Ausgangspunktes der Erfindung wird bereits an dieser Stelle auf die Zeichnungen Bezug genommen.
Die Fig. 1A und 1B zeigen die Schritte zur Herstellung eines SOI-Substrats gemäß dem direkten Substratbonden der Herstellungsverfahren nach dem Stand der Technik.
Zuerst wird gemäß Fig. 1A unter Verwendung der wohlbekannten Fotolitographie ein Einkristall-Siliziumsubstrat 11 zum Abgrenzen von aktiven und inaktiven (d. h. Feld-) Bereichen gemustert und selektiv weggeätzt, um den aktiven Bereich 11b einer konvexen Oberfläche zu bilden. Danach wird auf der gesamten Oberfläche des Substrats 11 eine Isolierungsschicht 13 abgeschieden.
Nach der Bildung von Polysilizium auf der Isolierungsschicht 13 wird ein mechanisches, chemisches Polieren durchgeführt, um eine plane Polysiliziumschicht 15 zu bilden, wie in Fig. 1A gezeigt ist.
Gemäß Fig. 1B wird nach dem Bonden eines Bondierungssubstrats 17 mit der planen Polysiliziumschicht 15 ein Polieren des Einkristall-Siliziumsubstrats 11 ausgeführt, wodurch ein SOI-Substrat hergestellt wird.
Das direkte Bondierungsverfahren zur Herstellung eines SOI-Substrats ist jedoch in seiner Herstellungsabfolge kompliziert, und es ist insbesondere notwendig, eine genaue Planarisierung durchzuführen.
Wenn eine gleichförmig planarisierte bzw. plane Oberfläche während der Planarisierung nicht erhalten werden kann, werden während des Bondens des Bondierungssubstrats 17 mit der Polysiliziumschicht 15 Mikroblasen zwischen der Polysiliziumschicht 15 und dem Bondierungssubstrat 17 erzeugt, was zu einer Verschlechterung der Produktqualität führt.
Mit einer im Stand der Technik bekannten Planarisierung ist es praktisch unmöglich, eine völlig gleichförmig plane Oberfläche der Polysiliziumschicht 15 zu erhalten. Der Grund liegt darin, daß Schichten, die unter der Polysiliziumschicht 15 gebildet werden, nicht planarisiert sind bzw. werden. Da insbesondere eine von dem aktiven Bereich 11b belegte Fläche der konvexen Oberfläche relativ klein ist, ist die Polarisierung der Polysiliziumschicht 15 weiter herabgesetzt.
Bei dem Verfahren nach dem Stand der Technik wird der Abschnitt der konvexen Oberfläche auf dem Siliziumsubstrat 11 vorgesehen, um die Dicke des aktiven Bereichs 11b gemäß einem Polierungsgeschwindigkeitsunterschied zwischen dem Siliziumsubstrat 11 und der Isolierungsschicht 13 zu steuern.
Andererseits kann in dem Fall, daß nach dem Abscheiden der Isolierungsschicht 13 ohne Mustern des Einkristall-Siliziumsubstrats 11 das Bondierungssubstrat 17 direkt mit dem Siliziumsubstrat gebondet wird, das Auftreten von Mikroblasen etwas reduziert werden. Da jedoch das Siliziumsubstrat 11 ohne einen Polierungsstopper auf eine bestimmte Dicke poliert werden muß, ist es schwierig, die Dicke des aktiven Bereichs und dessen Gleichförmigkeit zu steuern.
Es ist außerdem schwierig, einen aktiven Bereich mit einer gleichförmig planen Oberfläche während der Herstellung eines SOI-Substrats herzustellen, der gleichzeitig eine Feldisolation bewirken kann.
Aus US-5 266 517 und aus "IEEE Transactions on Electron Devices, Bd. 41, Nr. 8, August 1994, S. 1379-1387" ist ein Verfahren zur Herstellung einer Halbleitervorrichtung bekannt, das folgende Schritte umfaßt:
Bilden einer ersten Isolierschicht auf einem Einkristall-Siliziumsubstrat;
Mustern der ersten Isolierschicht auf einem Einkristall-Siliziumsubstrat;
Mustern der ersten Isolierschicht, um eine Öffnung zu bilden;
Aufwachsen eines Silizium-Einkristalls in der Öffnung, um aktive und inaktive Bereiche zu bilden;
Polieren des aktiven Bereichs unter Verwendung der ersten Isolierschicht als Polierungsstopper, um eine plane Oberfläche zu bilden;
Abscheiden einer zweiten Isolierungsschicht auf der planen Oberfläche.
Auch bei diesem Verfahren gemäß dem Stand der Technik tritt das Problem der Planarisierung auf.
Aus "IBM Technical Disclosure Bulletin, Bd. 34, Nr. 4A, S. 166-170" ist ein Verfahren zur Herstellung einer komplementären Bipolarstruktur auf einem SOI bekannt, das unter anderem die folgenden Schritte umfaßt:
Bonden eines Bondierungssubstrats an eine zweite Isolierungsschicht; und
Polieren eines Siliziumsubstrats bis zu einer Oberfläche des aktiven Bereichs unter Verwendung einer ersten Isolierungsschicht als Stopper. Diese Druckschrift enthält jedoch keinerlei Hinweise auf den Verfahrensschritt des Aufwachsens eines Silizium-Einkristalls in einer Öffnung, um aktive und inaktive Bereiche zu bilden (selektive Epitaxie).
Aus "IEEE Transactions on Electron Devices, Bd. 41, Nr. 8, August 1994, S. 1373-1378" ist ein neues Verfahren zur Halbleiterherstellung unter Verwendung selektiver Epitaxie bekannt, bei dem Silizium oder Silizium-Germanium selektiv gegen Si₃N₄ sowohl auf einkristallinem Silizium als auch auf einer Polysilizium- Struktur selektiv aufwächst, bei der eine Polysilizium-Schicht über das einkristalline Siliziumsubstrat hinausragt. Das selektive Aufwachsen findet statt, bis das untere Silizium und das obere Polysilizium aufeinandertreffen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines SOI-Substrats zu schaffen, bei dem ein Dünnfilm ohne Bezugnahme auf eine Schichtstruktur planarisiert werden kann, wodurch die Zuverlässigkeit einer mit dem SOI-Substrat versehenen Halbleitervorrichtung verbessert und darin ein aktiver Bereich geschaffen werden kann, der hinsichtlich der Einstellung der Dicke der jeweiligen Filme leicht gesteuert werden kann. Weiterhin soll eine zwischen einem Substrat und einem darauf ausgebildeten Verdrahtungsabschnitt aus Metall auftretende Streukapazität durch Verwendung eines SOI-Substrats minimiert werden können, in dem aktive und Feldbereiche elektrisch isoliert sind.
Diese Aufgabe wird erfindungsgemäß gelöst durch die Merkmale des Anspruchs 1 bzw. 4. Die Unteransprüche beschreiben besondere Ausführungs­ beispiele der Erfindung.
In einer Ausführungsform ist die erste Isolierungsschicht aus einem Mehrschichtaufbau zusammengesetzt.
In einer weiteren Ausführungsform wird der Mehrschichtaufbau durch die aufeinanderfolgenden Schritte gebildet: Bilden einer Siliziumoxidschicht mit ca. 50 nm (500 Å) Dicke, einer Polysiliziumschicht von ca. 0,1 µm Dicke und einer dicken Oxidschicht auf dem Siliziumsubstrat.
In einer Ausführungsform umfaßt der Schritt der Injektion der Fremdatome die Injektion der Fremdatome mit einer Konzentration von mehr als 5×10¹⁸cm-3.
Durch das erfindungsgemäße Verfahren kann eine zwischen einem SOI-Substrat und einem darauf befindlichen Verdrahtungsabschnitt aus Metall auftretende Streukapazität mittels einer relativ dicken Isolierungsschicht dazwischen deutlich reduziert werden, und eine Parasitärkapazität kann mittels einer Isolierungsschicht eliminiert werden, die zwischen einem Bondierungssubstrat und einem als vergrabener Kollektor zu verwendenden aktiven Bereich angeordnet ist.
Weitere Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung der bevorzugten Ausführungsformen und aus der Zeichnung, auf die Bezug genommen wird. Es zeigen;
Fig. 1A und 1B Querschnittsansichten, die die Schritte der Herstellung eines SOI-Substrats gemäß einem Verfahren nach dem Stand der Technik zeigen;
Fig. 2 eine Querschnittsansicht, die den Aufbau eines SOI-Substrats zeigt, das gemäß dem erfindungsgemäßen Verfahren hergestellt wird;
Fig. 3a bis 3f Querschnitte, die die Herstellungsschritte des SOI-Substrats in Fig. 2 gemäß einer Ausführungsform der Erfindung zeigen;
Fig. 4 einen Querschnitt, der den Aufbau eines Bipolartransistors unter Verwendung des SOI-Substrats von Fig. 2 zeigt; und
Fig. 5a bis 5h Querschnittsansichten, die die Verfahrensschritte der Herstellung des Bipolartransistors von Fig. 4 zeigen.
Gemäß Fig. 2 weist das durch erfindungsgemäße Herstellungsverfahren hergestellte SOI-Substrat ein Bondierungssubstrat 27, eine auf dem Bondierungssubstrat 27 ausgebildete zweite Isolierungsschicht 23b, eine auf der zweiten Isolierungsschicht 23b ausgebildete und mit einer Öffnung versehene erste Isolierungsschicht 23a und einen aktiven Bereich 31 aus Einkristall auf, der in der Öffnung ausgebildet ist. Das SOI-Substrat von Fig. 2 kann ohne Durchführen eines separaten Isolationsverfahrens hergestellt werden.
Nachstehend ist das Verfahren zur Herstellung des SOI-Substrats von Fig. 2 ausführlich unter Bezug auf die Zeichnungen 3a bis 3f beschrieben.
Wie in Fig. 3a gezeigt ist, wird eine Isolierungsschicht 23a mit ca. 2 µm Dicke auf einem Einkristall-Siliziumsubstrat 21 abgeschieden und dann gemustert um darin eine Öffnung zu bilden. Danach wird eine Einkristall-Siliziumschicht 31, die dicker als die Isolierungsschicht 23a ist, selektiv in der Öffnung aufgewachsen, um einen aktiven Bereich zu bilden.
Wie vorstehend beschrieben ist, unterscheidet sich das erfindungsgemäße Verfahren vom Stand der Technik dadurch, daß ein Einkristall-Siliziumsubstrat gemustert wird und wahlweise weggeätzt wird, um einen konvexen aktiven Bereich zu bilden,wie in Fig. 1A gezeigt ist.
Die Isolierungsschicht 23a kann auch von einer Vielschichtstruktur gebildet sein, um eine während ihres Musterns auftretende Oberflächenbeschädigung zu verhindern.
Wie in Fig. 3a-1 gezeigt ist, werden auf dem Siliziumsubstrat 21 eine Siliziumoxidschicht (SiO₂) 23-1 mit ungefähr 50 nm bzw. 500 Å Dicke, eine Polysiliziumschicht 23-2 mit ca. 0,1 µm Dicke und eine Oxiddickschicht 23-3 nacheinander abgeschieden, um eine Dreischichten-Isolierungsschicht zu bilden. Wenn die Dreischichten-Isolierungsschicht verwendet wird, um einen aktiven Bereich während des Musterns abzugrenzen, kann, da es einen Unterschied in der Ätzgeschwindigkeit zwischen der Polysiliziumschicht 23-2 und der Oxidschicht 23-3 gibt, verhindert werden, daß die Oberfläche des Siliziumsubstrats 21 aufgrund des Musterns der Isolierungsschicht beschädigt wird, deshalb kann ein aktiver Bereich mit einer ausgezeichneten Anpassung an das Siliziumsubstrat auf dem Siliziumsubstrat aufgewachsen werden. Außerdem besteht der Vorteil, daß die Dicke der aktiven Schicht oder der Isolierungsschicht leicht gesteuert bzw. eingestellt werden kann.
Gemäß Fig. 3b wird der aktive Bereich 31 poliert. Danach sind die Isolierungsschicht 23a und der aktive Bereich 31 gleichförmig plan, da die Polierungsgeschwindigkeit des aktiven Bereichs 31 sehr viel größer ist als diejenige der Isolierungsschicht 23a.
Danach wird nach dem Abscheiden einer Isolierungsschicht 23b auf der planen Oberfläche, die in Fig. 3c gezeigt ist, ein Bondierungssubstrat 27 direkt mit der Oberfläche der Isolierungsschicht 23b gebondet, wie in Fig. 3d gezeigt ist.
Um andererseits die Gleichförmigkeit bzw. Gleichmäßigkeit der Oberfläche zu verbessern, kann die Oberfläche der Isolierungsschicht 23b separat poliert werden, bevor das Bondierungssubstrat 27 mit der Isolierungsschicht 23b gebondet wird. In diesem Fall wird eine Isolierungsschicht auf dem Bondierungssubstrat 27 abgeschieden und dann mit der planen Isolierungsschicht 23b gebondet.
Schließlich wird, wie in Fig. 3e und 3f gezeigt ist, das Siliziumsubstrat 21 unter Verwendung der Isolierungsschicht 23a als Polierungsstopper bis zu einer Oberfläche des aktiven Bereichs 31 kontinuierlich poliert, wodurch das SOI-Substrat fertiggestellt ist. Das Bondierungssubstrat 27 wird als unteres Substrat des SOI-Substrats verwendet.
Wie vorstehend beschrieben ist, können bei dem durch das erfindungsgemäße Verfahren hergestellten SOI-Substrat aktive und inaktive (oder Feld-) Bereiche elektrisch isoliert werden, ohne ein separates Isolationsverfahren durchzuführen. Auch das Auftreten von Mikroblasen kann unterdrückt werden, das das SOI-Substrat bildenden Dünnfilme hervorragend plan sind, wobei eine Halbleitervorrichtung mit hervorragender Zuverlässigkeit erhalten werden kann.
Desweiteren kann eine Streukapazität zwischen einem SOI-Substrat und einem darauf befindlichen Verdrahtungsabschnitt aus Metall minimiert werden, wenn das SOI-Substrat in einer bipolaren Vorrichtung eingesetzt wird, da die Dicke der den inaktiven Bereich bildenden Isolierungsschichten 23a, 23b leicht eingestellt werden kann.
Nachstehend ist das Verfahren zur Herstellung eines Bipolartransistors unter Verwendung des SOI-Substrats von Fig. 2 ausführlich unter Bezug auf die Zeichnungen Fig. 4 und Fig. 5a bis 5h beschrieben.
Gemäß Fig. 4 weist der durch das erfindungsgemäße Verfahren hergestellte Bipolartransistor ein in Fig. 2 gezeigtes SOI-Substrat auf, eine auf einer Oberfläche des SOI-Substrats ausgebildete gemusterte Oxidschicht 42 mit einer Öffnung auf einem aktiven Bereich, einen in der Öffnung gebildeten Kollektor 44, eine auf dem Kollektor 44 und zwischen Störstellenleitungs- bzw. Störleitungsbasen 47 ausgebildete Eigenleitungsbasis 52, eine auf der Störleitungsbasis 47 ausgebildete Isolierungsschicht, einen auf der Eigenleitungsbasis 52 ausgebildeten und von der Störleitungsbasis 47 durch eine Seitenwand isolierten Emitter 56 sowie darauf ausgebildete Elektroden auf. Komponentenelemente mit ähnlichen Funktionen wie die Komponentenelemente des SOI-Substrats von Fig. 2 sind mit den gleichen Bezugszeichen versehen und werden nicht weiter beschrieben.
Wie in Fig. 5a gezeigt ist, werden zunächst Fremdatome mit hoher Konzentration in den aktiven Bereich injiziert, um einen vergrabenen Kollektorbereich zu bilden. Die Konzentration beträgt dann vorzugsweise mehr als 5×10¹⁸cm-3. In dieser Ausführungsform kann die Fremdatominjektion unterlassen werden. In dem Fall, daß beispielsweise die Einkristall-Siliziumschicht epitaktisch in der Öffnung aufgewachsen wird, wie in Fig. 3a gezeigt ist, und gleichzeitig Fremdatome hineininjiziert werden, kann die in Fig. 5a gezeigte Fremdatominjektion unterlassen werden.
Gemäß Fig. 5a wird durch Warmglühen oder CVD (Gasphasenabscheidung nach chemischen Verfahren) eine Oxidschicht 42 auf der ebenen Oberfläche des SOI-Substrats aufgewachsen. Danach wird die Oxidschicht 42 gemustert, um einen Kollektorbereich und einen Eigenleitungsbasisbereich zu bilden, worauf die dem Kollektorbereich entsprechende Oxidschicht 42 selektiv weggeätzt wird. Danach wird ein mit Fremdatomen dotierter Kollektor 44 in dem selektiv geätzten Abschnitt aufgewachsen, und eine Siliziumoxidschicht 46 wird durch Warmglühen oder CVD (chemical vapor deposition) auf dem Kollektor 44 gebildet, wie in Fig. 5c gezeigt ist. Die Siliziumoxidschicht 46 weist gleiche Dicke wie eine Basis auf.
Nach dem aufeinanderfolgenden Bilden einer Störleitungsbasis 47, einer Siliziumoxidschicht 48 und einer Nitritschicht 49 darauf (vergleiche Fig. 5d), werden diese unter Verwendung einer gemusterten Fotolackschicht (nicht gezeigt) als Ätzmaske bis zu einer Oberfläche der Siliziumoxidschicht 46 selektiv entfernt. Als Ergebnis ist eine Öffnung auf der Siliziumoxidschicht 46 ausgebildet.
In dieser Ausführungsform ist die Störleitungsbasis 47 aus Polysilizium zusammengesetzt und durch eine CVP, eine Plasmaabscheidung oder eine MBE (Molekularstrahlepitaxie) gebildet.
Wenn das SOI-Substrat bei einem bipolaren n-p-n-Transistor eingesetzt wird, wird ein Bor enthaltendes BSG (Borquartzglas bzw. Borsilikatglas) anstelle der Siliziumoxidschicht 48 verwendet, und wenn es in einem bipolaren p-n-p-Transistor eingesetzt wird, wird ein Phosphor enthaltendes PSG (Phosphorquartzglas bzw. Phophorsilikatglas) anstelle der Siliziumoxidschicht 48 verwendet. Außerdem wird in jedem Fall eine aus einer Polysiliziumschicht und einer Metallsilizidschicht zusammengesetzte Doppelschicht anstatt der aus Polysilizium zusammengesetzten Einzelschicht der Störleitungsbasis 47 verwendet.
Wie in Fig. 5e gezeigt ist, wird die Siliziumoxidschicht 46 auf dem Kollektor 44 nach der Bildung einer ersten Seitenwand 50 auf beiden Seiten der Öffnung durch ein wohlbekanntes Naßätzverfahren entfernt. Danach wird eine Eigenleitungsbasis 52 in einem Bereich gebildet, wo das Siliziumoxid 46 entfernt ist, wie in Fig. 5f gezeigt ist.
Wie in Fig. 5g gezeigt ist, wird danach eine zweite Seitenwand 54 auf der ersten Seitenwand 50 gebildet, um einen Emitterbereich abzugrenzen, worauf eine mit Fremdatomen hoher Konzentration dotierte Polysiliziumschicht darauf abgeschieden wird. Auch die Polysiliziumschicht wird gemustert, um einen Emitter 56 zu bilden. Die Störleitungsbasis 47 ist durch die erste Seitenwand 50 in Selbstausrichtung isoliert, und der Emitter 56 ist durch die zweite Seitenwand 54 in Selbstausrichtung isoliert.
Wie in Fig. 5h gezeigt ist, werden nach der Bildung einer Passivierungsschicht 57 darauf schließlich eine Metallisierung durchgeführt, um entsprechende Elektroden 58 zu bilden. Als Ergebnis ist das Verfahren zur Herstellung eines bipolaren Transistors abgeschlossen.
Bei dem durch das erfindungsgemäße Verfahren hergestellten Bipolartransistor kann eine zwischen einem SOI-Substrat und einem darauf befindlichen Verdrahtungsabschnitt aus Metall auftretende Streukapazität mittels einer relativ dicken Isolierungsschicht dazwischen deutlich reduziert werden, und eine Parasitärkapazität kann mittels einer Isolierungsschicht eliminiert werden, die zwischen einem Bondierungssubstrat und einem als vergrabener Kollektor zu verwendenden aktiven Bereich angeordnet ist.
Für den Fachmann ergeben sich natürlich verschiedene andere Modifizierungen, die im Rahmen und im Geiste der Erfindung leicht realisiert werden können.

Claims (5)

1. Verfahren zur Herstellung einer Halbleitervorrichtung, das folgende Schritte umfaßt:
Bilden einer ersten Isolierungsschicht (23a) auf einem Einkristall- Siliziumsubstrat (21);
Mustern der ersten Isolierungsschicht (23a) auf einem Einkristall- Siliziumsubstrat (21), um eine Öffnung in der ersten Isolierungsschicht (23a) zu bilden;
Aufwachsen einer Einkristall-Siliziumschicht in der Öffnung, um einen aktiven Bereich (31) zu bilden;
Polieren des aktiven Bereichs (31) unter Verwendung der ersten Isolierungsschicht (23a) als Polierungsstopper, um eine plane Oberfläche zu bilden;
Abscheiden einer zweiten Isolierungsschicht (23b) auf der planen Oberfläche; Bonden eines Bondierungssubstrats (27) an die zweite Isolierungsschicht (23b); und
Polieren des Einkristall-Siliziumsubstrats (21) bis zu einer Oberfläche des aktiven Bereichs (31) unter Verwendung der ersten Isolierungsschicht (23a) als Stopper.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierungsschicht (23a) aus einem Mehrschichtenaufbau zusammengesetzt ist.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Mehrschichtenaufbau durch die aufeinanderfolgenden Schritte gebildet wird:
Bilden einer Siliziumoxidschicht (23-1) mit ca. 50 nm Dicke, einer Polysiliziumschicht (23-2) mit ca. 0,1 um Dicke und einer Oxidschicht (23-3) auf dem Siliziumsubstrat (21).
4. Verfahren zur Herstellung einer Halbleitervorrichtung, das folgende Schritte umfaßt:
Bilden einer ersten Isolierungsschicht (23a) auf einem Einkristall- Siliziumsubstrat (21);
Mustern der ersten Isolierungsschicht (23a) auf einem Einkristall- Siliziumsubstrat (21), um eine erste Öffnung in der ersten Isolierungsschicht (23a) zu bilden;
Aufwachsen einer Einkristall-Siliziumschicht in der ersten Öffnung, um einen aktiven Bereich (31) zu bilden Polieren des aktiven Bereichs (31) unter Verwendung der ersten Isolierungsschicht (23a) als Polierungsstopper, um eine plane Oberfläche zu bilden;
Abscheiden einer zweiten Isolierungsschicht (23b) auf der planen Oberfläche; Bonden eines Bondierungssubstrats (27) an die zweite Isolierungsschicht (23b);
Polieren des Einkristall-Siliziumsubstrats (21) bis zu einer Oberfläche des aktiven Bereichs (31) unter Verwendung der ersten Isolierungsschicht (23a) als Stopper;
Implantieren von Fremdatomen in den aktiven Bereich (31), um einen vergrabenen Kollektorbereich zu bilden Mustern einer abgeschiedenen Oxidschicht (42) mit einer zweiten Öffnung auf der planen Oberfläche;
Aufwachsen einer mit Fremdatomen dotierten Einkristall-Siliziumschicht in der zweiten Öffnung, um einen Kollektor (44) zu bilden;
Bilden einer Siliziumoxidschicht (46) nur auf dem Kollektor (44);
Bilden einer äußeren Basis (47) auf der freiliegenden Oxidschicht (42);
Abscheiden einer dritten Isolierungsschicht (48) mit einer dritten Öffnung, wobei die dritte Öffnung über der Siliziumoxidschicht (46) ausgebildet wird;
Bilden einer ersten Seitenwand (50) auf einer Innenfläche der dritten Öffnung;
Entfernen der Siliziumoxidschicht (46) und Bilden einer inneren Basis (52) in einem Bereich, wo die Siliziumoxidschicht (46) entfernt ist;
Bilden einer zweiten Seitenwand (54) auf der ersten Seitenwand (50);
Bilden eines Emitters (56) auf der inneren Basis (52) in der dritten Öffnung; und
Bilden von Elektroden, die jeweils mit dem Emitter (56), dem vergrabenen Kollektorbereich und der äußeren Basis (47) zu verbinden sind.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Schritt der Implantation von Fremdatomen die Implantation von Fremdatomen mit einer Konzentration von mehr als 5×10¹⁸cm-3 umfaßt.
DE4445344A 1994-12-16 1994-12-19 Verfahren zur Herstellung einer Halbleitervorrichtung Expired - Fee Related DE4445344C2 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US08/357,021 US5444014A (en) 1994-12-16 1994-12-16 Method for fabricating semiconductor device
DE4445344A DE4445344C2 (de) 1994-12-16 1994-12-19 Verfahren zur Herstellung einer Halbleitervorrichtung
GB9425589A GB2296374B (en) 1994-12-16 1994-12-19 Fabricating semiconductor devices
FR9415540A FR2728391A1 (fr) 1994-12-16 1994-12-19 Procede de fabrication d'un substrat soi et d'un transistor bipolaire l'utilisant

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US08/357,021 US5444014A (en) 1994-12-16 1994-12-16 Method for fabricating semiconductor device
DE4445344A DE4445344C2 (de) 1994-12-16 1994-12-19 Verfahren zur Herstellung einer Halbleitervorrichtung
GB9425589A GB2296374B (en) 1994-12-16 1994-12-19 Fabricating semiconductor devices
FR9415540A FR2728391A1 (fr) 1994-12-16 1994-12-19 Procede de fabrication d'un substrat soi et d'un transistor bipolaire l'utilisant

Publications (2)

Publication Number Publication Date
DE4445344A1 DE4445344A1 (de) 1996-06-27
DE4445344C2 true DE4445344C2 (de) 1996-10-02

Family

ID=39561846

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4445344A Expired - Fee Related DE4445344C2 (de) 1994-12-16 1994-12-19 Verfahren zur Herstellung einer Halbleitervorrichtung

Country Status (4)

Country Link
US (1) US5444014A (de)
DE (1) DE4445344C2 (de)
FR (1) FR2728391A1 (de)
GB (1) GB2296374B (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2917919B2 (ja) * 1996-06-20 1999-07-12 日本電気株式会社 半導体基板およびその製造方法、並びに半導体素子
JP3075204B2 (ja) * 1997-02-28 2000-08-14 日本電気株式会社 半導体装置の製造方法
FR2812451B1 (fr) 2000-07-28 2003-01-10 St Microelectronics Sa Procede de fabrication d'un ensemble silicium sur isolant a ilots minces semi-conducteurs entoures d'un materiau isolant
US6552374B2 (en) * 2001-01-17 2003-04-22 Asb, Inc. Method of manufacturing bipolar device and structure thereof
DE10124038A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung vergrabener Bereiche
DE10124032B4 (de) * 2001-05-16 2011-02-17 Telefunken Semiconductors Gmbh & Co. Kg Verfahren zur Herstellung von Bauelementen auf einem SOI-Wafer
US7262087B2 (en) * 2004-12-14 2007-08-28 International Business Machines Corporation Dual stressed SOI substrates
US7635599B2 (en) * 2005-09-29 2009-12-22 Hitachi Global Storage Technologies Netherlands B.V. Three terminal magnetic sensing devices having base lead layers in-plane with collector substrate materials and methods of making the same
CN116403902B (zh) * 2023-06-08 2023-08-18 微龛(广州)半导体有限公司 一种垂直双极性结型晶体管及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3929528A (en) * 1973-01-12 1975-12-30 Motorola Inc Fabrication of monocriptalline silicon on insulating substrates utilizing selective etching and deposition techniques
US3909332A (en) * 1973-06-04 1975-09-30 Gen Electric Bonding process for dielectric isolation of single crystal semiconductor structures
JPS5779634A (en) * 1980-11-06 1982-05-18 Fujitsu Ltd Manufacture of semiconductor device
JPH0642510B2 (ja) * 1983-06-13 1994-06-01 エヌ・シー・アール・インターナショナル・インコーポレイテッド 半導体構造の形成方法
JPS60113435A (ja) * 1983-11-25 1985-06-19 Hitachi Ltd 半導体装置およびその製造方法
JPS6412543A (en) * 1987-07-07 1989-01-17 Toshiba Corp Manufacture of semiconductor device
US5057443A (en) * 1988-06-29 1991-10-15 Texas Instruments Incorporated Method for fabricating a trench bipolar transistor
JPH02214120A (ja) * 1989-02-15 1990-08-27 Fujitsu Ltd 半導体装置の製造方法
DE58909837D1 (de) * 1989-09-22 1998-09-17 Siemens Ag Verfahren zur Herstellung eines Bipolartransistors mit verminderter Basis/Kollektor-Kapazität
US5266517A (en) * 1991-12-17 1993-11-30 Texas Instruments Incorporated Method for forming a sealed interface on a semiconductor device
JPH05251292A (ja) * 1992-03-06 1993-09-28 Nec Corp 半導体装置の製造方法
US5234535A (en) * 1992-12-10 1993-08-10 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
US5318663A (en) * 1992-12-23 1994-06-07 International Business Machines Corporation Method for thinning SOI films having improved thickness uniformity

Also Published As

Publication number Publication date
FR2728391A1 (fr) 1996-06-21
GB2296374B (en) 1999-03-24
US5444014A (en) 1995-08-22
GB2296374A (en) 1996-06-26
GB9425589D0 (en) 1995-02-15
FR2728391B1 (de) 1997-02-07
DE4445344A1 (de) 1996-06-27

Similar Documents

Publication Publication Date Title
EP0645808B1 (de) Verfahren zur Herstellung eines Isolationsgrabens in einem SOI-Substrat
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE3888883T2 (de) Verfahren zur Herstellung einer vergrabenen isolierenden Schicht in einem Halbleitersubstrat durch Ionenimplantation und Halbleiterstruktur mit einer solchen Schicht.
DE69317800T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
EP0010596B1 (de) Verfahren zur Ausbildung von Maskenöffnungen bei der Herstellung von Halbleiteranordnungen
DE19842419B4 (de) Verfahren zum Bilden eines Halbleiterelements
DE69328758T2 (de) Verfahren zur Herstellung von SOI-Bipolar- und MOS-Transistoren
DE68927353T2 (de) Verfahren zur Herstellung einer Planarisolierung
DE4445345C2 (de) Verfahren zur Herstellung eines Bipolartransistors
DE69430724T2 (de) Dielektrisch isolierte Halbleiteranordnung
DE3327301A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
EP0010624A1 (de) Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen
DE2808257A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3780484T2 (de) Loeschbarer programmierbarer nurlesespeicher mit gleitgate-feldeffekttransistoren.
DE4444776C2 (de) Verfahren zur Herstellung eines Bipolartransistors mit einer selbstjustierenden vertikalen Struktur
EP0453644B1 (de) Verfahren zur Herstellung einer Öffnung in einem Halbleiterschichtaufbau und dessen Verwendung zur Herstellung von Kontaktlöchern
EP0001574A1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
DE4445344C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE10324433A1 (de) Verfahren zur Herstellung eines Substratkontakts für ein SOI-Halbleiterbauteil
DE68928951T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit Bipolartransistoren
DE19958062C2 (de) Verfahren zur Herstellung eines Bipolartransistors und Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit einem solchen Bipolartransistor
DE69032074T2 (de) Verfahren zur Herstellung eines Halbleiterbauteils
DE10224160A1 (de) Eine Diffusionsbarrierenschicht in Halbleitersubstraten zur Reduzierung der Kupferkontamination von der Rückseite her
DE69025888T2 (de) Halbleiterbauelement mit einem dielektrischen Isolierungsbereich mit der Struktur einer U-förmigen Nut
DE69625007T2 (de) Halbleiterelement-Herstellungsverfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee