DE60204597T2

DE60204597T2 - Kompakter automatischer tester (ate) mit zeitstempel-system

Info

Publication number: DE60204597T2
Application number: DE60204597T
Authority: DE
Inventors: A. Ronald SARTSCHEV; Jun Xu
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 2001-12-12
Filing date: 2002-12-11
Publication date: 2006-03-16
Anticipated expiration: 2022-12-12
Also published as: DE60204597D1; US6868047B2; CN1618027A; CN100422757C; WO2003054565A1; EP1459081A1; US20030107951A1; EP1459081B1; AU2002353115A1

Description

Die vorliegende Erfindung betrifft allgemein automatische Testgeräte und spezifischer Zeitmessungen in automatischen Testgeräten.
Halbleiterchips werden im Allgemeinen bei ihrer Herstellung mit automatischen Testgeräten (ATE) in mehreren Stufen getestet. Um zu ermitteln, ob ein Chip ordnungsgemäß funktioniert, ist es wichtig, dass die Werte von durch den Chip erzeugten Signalen als Reaktion auf verschiedene Stimulus-Signale bekannt sind. Über den Wert hinaus ist es häufig auch wichtig zu wissen, ob diese Signale zum erwarteten Zeitpunkt auftreten. Daher beinhalten ATE herkömmlicherweise Synchronisierschaltungen, die steuern, wann ein Stimulus angelegt wird und wann eine Messung erfolgt.
Traditionelle digitale Logikchips enthalten Schaltungen, die von einem Mastertaktsignal synchronisiert werden. Beim Testen von digitalen Logikchips ist Zeit häufig relativ zu den Zyklen eines Mastertaktsignals. Somit erzeugt der Taktgenerator Signale, die häufig als „Flankensignale" bezeichnet werden und die spezifische Zeitpunkte relativ zu einem Zyklus eines Mastertaktsignals haben. In den meisten ATE-Systemen kann der Zeitpunkt jedes Flankensignals so programmiert werden, dass das ATE zum Testen verschiedener Chiparten oder zum Durchführen unterschiedlicher Testarten verwendet werden kann.
Die einfache Erzeugung oder Messung von Signalen relativ zu einem Zyklus eines Mastertakts reicht jedoch zuweilen nicht aus, um einen Chip zu testen. In neuerer Zeit beinhalten Chips analoge und digitale Schaltungen. Die analoge Schaltung verarbeitet Signale wie z.B. Audio- oder Videosignale. Diese Signale haben Merkmale, die häufig nicht auf den Mastertakt des Chips synchronisiert sind. Somit reicht es zum Messen der Zeiten dieser Signale nicht aus, wenn das ATE Flanken relativ zu einem Mastertakt erzeugt. Stattdessen beinhalten einige ATE ein Zeitmarkensystem.
Ein Zeitmarkensystem erzeugt ein Zeitetikett, das anzeigt, wann ein bestimmtes Signal relativ zu einem Referenzzeitpunkt auftritt. Ein sehr einfaches Zeitmarkensystem ist ein Zähler. Ein Referenzsignal startet den Zähler. Das Event-Signal stoppt den Zähler. Nach dem Stoppen des Zählers kann dessen Wert abgelesen werden und er gibt die Menge an Zeit zwischen dem Start- und dem Stop-Event an.
Der Nachteil eines einfachen Zählers ist, dass er eine begrenzte Auflösung hat. Jede Zahl des Zählers reflektiert einen Zeitraum, d.h. eine Periode des jeweiligen Taktsignals, das den Zähler betätigt. Wenn beispielsweise der Zähler mit einem 800 MHz Signal getaktet wird, dann repräsentiert jede Zahl 1,25 Nanosekunden. Unabhängig von der tatsächlich gemessenen Zeit meldet ein Zeitmesssystem, das mit einem solchen Zähler arbeitet, die Zeit auf der Basis der Anzahl der vergangenen 1,25-Nanosekunden-Inkremente. Der Zähler zeigt, dass das Event in einem Zeitfenster von 1,25 Nanosekunden Länge aufgetreten ist, d.h. nach einer bestimmten Anzahl und vor der nächsten Zahl. Es gibt jedoch keine Möglichkeit, zwischen Signalen zu unterscheiden, die in diesem Fenster früh oder spät auftreten, daher ist die Auflösung der Messung durch die Periode des Takts begrenzt.
Eine Zeitmessung mit einer durch die Periode des Takts begrenzten Auflösung reicht häufig nicht aus. Sehr oft wird für Zeitmessungen eine Auflösung von einem Bruchteil einer Nanosekunde benötigt. Daher beinhalten viele Zeitmesssysteme einen „Interpolator". Der Interpolator misst Zeit in dem Fenster zwischen Perioden des Takts. Eine Interpolatorform verwendet einen Rampengenerator und einen Analog-Digital-Konverter. Das Taktsignal triggert den Rampengenerator zum Starten der Erzeugung eines Signals.
Der Wert des Rampensignals nimmt mit fortschreitender Zeit zu. Das Event-Signal stoppt die Erhöhung des Rampensignals und veranlasst den A/D-Konverter, den Wert der Rampe zu messen. Der Ausgang des A/D-Konverters ist proportional zu der verstrichenen Zeit seit dem letzten Taktimpuls und gibt eine zusätzliche Zeit an, die zu der vom Zähler gemessenen Zeit zu addieren ist.
Ein Nachteil dieses Ansatzes ist, dass der Interpolator mit einem sehr stabilen Schaltkomplex hergestellt werden muss. Variationen der vom Interpolator erzeugten Verzögerungen begrenzen die Genauigkeit der Messungen. So können beispielsweise Verzögerungsvariationen durch Änderungen der Betriebstemperatur oder anderer Umgebungsfaktoren verursacht werden. So wurden Interpolatoren herkömmlicherweise aus ECL-Emitter-gekoppelten Logikkomponenten oder anderen Schaltungen hergestellt, die nur eine sehr geringe Verzögerungsvariation haben. ECL-Komponenten sind jedoch kostspielig und nicht überall erhältlich.
Ebenso haben wir als besonderes Problem für ATEs erkannt, dass die Verwendung von ECL-Komponenten zur Zeitmessung das Integrationsniveau des gesamten Testsystems reduziert. Ein großer Teil eines Testsystems wird mit CMOS-Schaltungen aufgebaut. Ein CMOS-Schaltkomplex ist klein und erlaubt hohe Integrationsniveaus auf einem Chip. ECL-Schaltungen werden mit anderen Prozessen gebaut als CMOS und werden sich wahrscheinlich auf einem separaten Chip befinden. Der zusätzliche Chip, sowie der zusätzliche Raum, der unter anderem von E/A-Kontaktinseln in den CMOS-Chips für die Verbindung mit dem ECL-Chip eingenommen wird, erhöht die Kosten und reduziert das Integrationsniveau des gesamten Testsystems. Diese Probleme werden in ATEs noch vergrößert, weil ATEs im Allgemeinen aus hunderten und zuweilen tausenden von Kanälen bestehen, in denen separate Signale erzeugt werden. Daher werden in jedem ATE-System zahlreiche Kopien der Chips benötigt.
Ferner nehmen ECL-Komponenten im Vergleich zu CMOS relativ große Leistungsmengen auf. Eine hohe Leistungsaufnahme ist ein Nachteil für einen Schaltkomplex in einem ATE. In ATEs ist es wünschenswert, dass sich Schaltungen, die genaue Messungen durchführen müssen, physisch möglichst nahe an dem getesteten Chip befinden. Eine Zeitmessschaltung ist eine solche Schaltung. Wenn diese Schaltungen jedoch große Leistungsmengen aufnehmen, dann erzeugen sie auch große Wärmemengen. Wenn solche Chips nahe beieinander gepackt werden, dann entsteht eine hohe Wärmedichte, die wiederum komplizierte Kühlsysteme notwendig macht. Somit hat die Verwendung von Chips mit einem höheren Leistungsbedarf Nebeneffekte, die Kosten, Größe und Komplexität des ATE weiter erhöhen.
Ein alternativer Ansatz zu einer Zeitmarke besteht darin, zwei Verzögerungsleitungen zu haben, von denen eine den Takt und die andere die gemessene Flanke verzögert. Die Verzögerungselemente auf dem Taktpfad haben die Verzögerung T1 und die Verzögerungselemente am Flankeneingang haben die Verzögerung T2. In jeder Verzögerungsstufe werden die Taktpfadausgänge an den Takteingang eines Flipflop und die Taktpfadausgänge an den D-Eingang des Flipflop gebunden. Dann kann mittels jeder Stufe im Verzögerungspfad eine Zeitdifferenz T2-T1 im Vergleich zur vorherigen Stufe gemessen werden. Eine solche Schaltung lässt sich leicht in CMOS implementieren, wie in C. Tommas Gray, Willhelmus A. M. Van Nojije und R. K, Cavin in „A Sampling Technique and its CMOS Implementation with 1 Gb/s Bandwidth and 25 ps Resolution" in IEEE J. Solid-State Circuits, Bd. 29, Nr. 3, S. 340–349, März 1994, beschrieben ist. Die Verzögerung durch die volle Verzögerungsleitung ist jedoch T1*Tclk/(T2-T1) oder beispielsweise das 16fache der Taktperiode Tclk, wenn T2-T1 1/16 von T1 beträgt. Dies bedeutet, dass die Neuauslösungszeit (die Zeit, bis die Zeitmarke wieder verwendet werden kann) lang ist, wenigstens 16 Taktzyklen, und das Signal Fehler aufgrund von Jitter und Stromversorgungsrauschen während dieser gesamten Zeitperiode akkumuliert.
Derzeit geht es bei den meisten Veröffentlichungen über Zeitmessungen um die Messung von Zeit mit Verzögerungsleitungen. Die Verzögerungsleitung hat eine Reihe von Abgriffen, die jeweils eine Version des Eingangs mit einer geringfügig längeren Verzögerung ausgibt. Es gibt zwei übliche Arten und Weisen, in denen die Verzögerungsleitungen zum Messen von Zeit konfiguriert werden können. Zunächst gibt es die Methode, die zuweilen „Verzögerungsleitung"-Methode genannt wird, deren Takt als Eingang in die Verzögerungsleitung dient. Der Ausgang jedes der Abgriffe wird mit dem zeitgemessenen Signal verglichen. Der Abgriff, der mit dem Signal zusammenfällt, gibt die Menge an Zeit nach dem Taktimpuls an, in dem das Signal aufgetreten ist.
Im Vernier-Verfahren werden zwei Verzögerungsleitungen mit unterschiedlichen Pufferverzögerungen verwendet.
Beide diese Methoden können mit einem standardmäßigen CMOS-Prozess ausgeführt werden. In der Verzögerungsleitungsmethode wird eine höhere Auflösung durch Verwenden mehrerer Puffer erzielt, so dass die Verzögerung jedes Puffers geringer ist. In der Vernier-Methode wird die Mindestzeit, die gemessen werden kann, durch die Pufferverzögerungsdifferenz in den beiden DLL-Leitungen eingestellt. Es wird jedoch eine größere Auflösung auch mit längeren Verzögerungsleitungen erzielt. Mit Hilfe eines Verzögerungsregelkreises wird der Wert der Pufferverzögerung anhand von Prozessvariationen und Umgebungsbedingungen stabilisiert. Lange Verzögerungsleitungen haben jedoch den unerwünschten Effekt, dass sie eine lange Neuauslösungszeit erzeugen. Und lange Verzögerungsleitungen verschlimmern auch das Rausch-Jittern entlang der Leitung. Die Messgenauigkeit muss aufgrund des Jitterns abgewertet werden. So werden beispielsweise in einem System mit einer Taktfrequenz von 400 MHz zwei N=256 Verzögerungsstufenleitungen zum Erzielen einer Zeitauflösung von 10 ps benötigt. Ein weiterer Nachteil der Herstellung von hochauflösenden Zeitmessschaltungen ist, dass eine lange Verzögerungsleitung auch viel Strom zieht, was für den Einsatz in hoch integrierten Systemen wie einem Testsystem ungeeignet sein kann. So beschreibt beispielsweise ein Artikel mit dem Titel „A High Resolution CMOS Time-to-Digital Converter Utilising a Vernier Delay Line", IEEE JSSC, Bd. 25, Nr. 2, Feb. 2000, ein Zeitmesssystem mit 35 ps Zeitauflösung, bei dem zwei Verzögerungsstufenleitungen (N=128) verwendet werden.
Wir haben erkannt, dass die Erzielung eines kompakten, kostenarmen Testsystems ein genaues Zeitmarkensystem erfordern würde, das kostenarm, kompakt und leistungsarm ist. Wie nachfolgend beschrieben wird, haben wir diese Ziele mit einem CMOS-Zeitmarkensystem erreicht.
CMOS-Zeitmessschaltungen sind bekannt. Einige ATEs verwenden CMOS zum Implementieren von Timing-Generatoren. Das US-Patent 6,073,259 beschreibt ein ATE, das mit CMOS-Schaltungen zur Synchronisierung in einem ATE-System arbeitet. Dieses Patent beschreibt jedoch keine in das ATE integrierte Zeitmarke.
MOTA M. ET AL: „A Flexible Multichannel High Resolution Time-to-Digital Converter ASIC", IEEE Nuclear Science Symposium, Lyon, 15.–20. Okt. 2000, Bd. 2, Seiten 9–155 bis 9–159. Diese Referenzschaltung arbeitet mit einer Verzögerungsleitung mit Abgriffen zum Erzeugen der ersten Gruppe von Signalen. Die RC-Verzögerungsleitungen dienen zum Erzeugen einer weiteren Gruppe von Signalen durch Verzögern des Ausgangs an jedem Abgriff der Verzögerungsleitung um einen Betrag, der gleich einem Bruchteil der mit jeder Stufe in der Verzögerungsleitung assoziierten Verzögerung ist. Die RC-Verzögerungsleitung erzeugt das, was zuweilen als „Vernier" bezeichnet wird. Sie unterteilt ein Zeitintervall in kleinere Intervalle für eine Messung mit höherer Auflösung.
Ein Vernier-Ansatz hat im Vergleich zur Erfindung mehrere Nachteile. In der Referenzschaltung gibt es 32 Verzögerungszellen im DLL und vier Abgriffe in der RC-Verzögerungsleitung, die mit jedem Abgriff verbunden sind. Die 32 Ausgänge des DLL werden in 128 Ausgänge konvertiert, jeweils mit einer höheren Auflösung. In dieser Konfiguration muss das Signal, für das eine Zeitmessung vorgenommen wird (d.h. das STOP-Signal) zu 128 Komparatoren geführt werden. Da jeder Komparator das Signal belastet, wird ein relativ großer Puffer zum Führen des Signals zu den Komparatoren benötigt. Ein großer Puffer nimmt mehr Leistung auf. Ebenso erfordert das Übertragen eines Signals zu so vielen Komparatoren einen langen Signalpfad, was wiederum zu weniger genauen Zeitmessungen führt. Längere Pfade haben eine größere Belastung und koppeln mehr Rauschen mit dem Signal.
Die Referenzschaltung hat auch eine RC-Verzögerungsleitung für jeden Abgriff. Jede der RC-Verzögerungsleitungen soll denselben Verzögerungsbetrag erzeugen. Die Kalibrierung einer solch großen Zahl von Verzögerungsleitungen ist ein schwieriges Problem. Die Kalibrierungsaufgabe ist besonders deshalb schwierig, weil sich die Anstiegszeit eines Impulses auf seinem Weg durch die Verzögerungsleitung ändert. Dies bedeutet, dass unterschiedlich dimensionerte RC-Elemente notwendig sind, um dieselbe Verzögerung zu verschiedenen Punkten in der Schaltung zu erzeugen. Die Erfindung hat ferner weniger Gesamtverzögerungselemente, die sich leichter kalibrieren lassen.
MOTA M. ET AL: „A Four Channel Self-Calibrating High Resolution Time-to-Digital Converter", IEEE International Conference on Electronics, Circuits and Systems, Lissabon, 7.–10. Sept. 1998, Seiten 409–410. Diese Referenzschaltung funktioniert ebenso wie die obige Referenzschaltung. Anstatt RC-Verzögerungsleitungen für die Verniers zu benutzen, benutzt sie einen weiteren DLL für Verniers. Dieser Ansatz kann zwar einige der Probleme mit der Verwendung der RC-Verzögerungsleitungen lösen, hat aber das zusätzliche Problem, dass ein großer Schaltungsaufwand notwendig ist.
CHRISTIANSEN J: „An Integrated High Resolution CMOS Timing Generator Based on a Delay of Delay-Locked Loops", IEEE Journal of Solid-State Circuits, Bd. 31, Nr. 7, Seiten 952–957.
Die US 6285963 B1 zeigt eine Zeitmessschaltung in ATE. Die Referenzschaltung verwendet keine Verzögerungsleitung zum Erzeugen eines ersten Satzes von Signalen oder eines Interpolators. Die Referenzschaltung arbeitet mit einem groben Zähler – der einen höherfrequenten Zähler zum Erzeugen von Signalen mit derselben Auflösung benötigt. Und sie nutzt auch nicht die Übereinstimmung der beiden Sätze von verzögerten Signalen zum Erzeugen eines Vernier. Diese Referenzschaltung arbeitet mit einer traditionellen integrierten Schaltung, die einen Kondensator zum Erzeugen des Vernier aufweist.
ZUSAMMENFASSUNG DER ERFINDUNG
Im Hinblick auf den oben gegebenen Hintergrund ist es eine Aufgabe, ein kostenarmes, kompaktes Zeitmarkensystem bereitzustellen.
Es ist auch eine Aufgabe der Erfindung, ein ATE-System mit einem Zeitmarkensystem bereitzustellen.
Die obigen sowie weitere Aufgaben werden mit einer Zeitmessschaltung gemäß Definition in Anspruch 1 gelöst. Weitere Aspekte der Erfindung sind in den Unteransprüchen beschrieben.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung wird mit Bezug auf die nachfolgende ausführlichere Beschreibung und die Begleitzeichnungen besser verständlich. Dabei zeigt:
1 ein Blockdiagramm, das ein die Erfindung beinhaltendes Zeitmarkensystem illustriert;
2 eine ausführlichere Darstellung der Zeit-Digital-Konverterschaltung von 1;
3 ein Synchronisationsdiagramm, das für das Verständnis des Betriebs der Schaltung von 1 nützlich ist;
4 ein ausführliches Schema der Spaltenschaltung von 2;
5 ein Blockdiagramm eines automatischen Testsystems, das Zeitmessschaltungen gemäß 1 beinhaltet.
BESCHREIBUNG DER BEVORZUGTEN AUSGESTALTUNG
1 zeigt ein die Erfindung ausgestaltendes Zeitmarkensystem. Ein START- und ein STOP-Signal werden an das System angelegt und das System erzeugt einen digitalen OUTPUT, der die zwischen dem START- und dem STOP-Signal verstrichene Zeit reflektiert. In der illustrierten Ausgestaltung wird das START-Signal auf das CLK2-Signal synchronisiert, das ein digitaler Takt ist.
Nach dem Aktivieren des START-Signals beginnt der Zähler 112 mit dem Zählen von Impulsen von CLK2. Illustrationshalber könnte CLK2 ein Takt von 400 MHz sein, so dass jeder Impuls einen Zeitraum von 2,5 ns repräsentiert. Die höchstwertigen Bits des OUTPUT-Signals werden vom Ausgang des Zählers 112 abgeleitet. Für einen Takt von 400 MHz repräsentieren die oberen Bits eine Zeit, die den Wert im Zähler multipliziert mit 2,5 ns repräsentiert.
Die tieferen Bits des OUTPUT-Signals repräsentieren einen Bruchteil der Periode von CLK1, ebenso ein digitales Taktsignal. Die tieferen Bits werden vom Zeit-Digital-Konverter 110, dem Codierer 118 und dem RAM 120 erzeugt, wie nachfolgend ausführlicher beschrieben wird. Auf diese Weise kann die Zeitmarkenschaltung von 1 eine Zeitmarke mit höherer Auflösung erzeugen als CLK2.
Das STOP- und das START-Signal dienen als Eingänge zur Steuerlogik 114. In einer bevorzugten Ausgestaltung wird die Zeitmarkenschaltung 100 als integrierter CMOS-Schaltungschip ausgeführt. In den am meisten bevorzugten Ausgestaltungen befindet sich die integrierte CMOS-Schaltung auf einem Chip, der andere Schaltungen für die Verwendung in einem automatischen Testsystem enthält. Ein solcher Chip ist beispielsweise im US-Patent 6,073,259 beschrieben.
Die Steuerlogik 114 erzeugt auch ein ARM-Signal. Das AAM-Signal verhindert, dass der Zeit-Digital-Konverter auf Änderungen im STOP-Signal reagiert, bevor ein START-Signal empfangen wurde. Das ARM-Signal bleibt angelegt, bis die Zeitmessung abgeschlossen ist, und bleibt dann bis zur nächsten Messung unangelegt.
Die Steuerlogik 114 sendet auch ein STOP-Signal zum Zeit-Digital-Konverter 110. Dieses Signal bewirkt, dass der Zeit-Digital-Konverter 110 die Zeitmessung stoppt und einen Zeitwert ausgibt. Das von der Steuerlogik 114 erzeugte STOP-Signal wird auf den STOP-Eingang zur Zeitmarkenschaltung 100 korreliert.
Steuerlogik 114 erzeugt ein Reset- oder Löschsignal. Wie nachfolgend ausführlicher beschrieben wird, arbeitet der Zeit-Digital-Konverter 110 mit Monoflopschaltungen. Diese Schaltungen speichern Werte, wenn sich ein Eingäng ändert, und halten den Wert im Allgemeinen, bis er gelöscht wird. Wie die Fachperson verstehen wird, müssen Schaltungen wie Monoflops, Latches und Flipflops gelöscht oder zurückgestellt werden, bevor die Schaltung mit einer neuen Operation beginnt. Die Steuerlogik 114 gibt nach Abschluss einer Messung ein entsprechendes Reset-Signal aus und der Ausgangswert wird gelesen.
Die von der Steuerlogik 114 erzeugten Signale werden gemäß bekannten Designpraktiken formatiert oder von der Steuerlogik 114 pegelverschoben, je nach Bedarf für die spezifischen verwendeten Schaltungsimplementationen. Die Signale werden auch nach Bedarf mit den Taktsignalen korreliert. Darüber hinaus kann die Steuerlogik 114 Steuersignale zum Zähler 112 senden, um diesen zu löschen oder zu aktivieren. Steuersignale könnten an andere Schaltungselemente angelegt werden, um diese zu veranlassen, Eingänge zu akzeptieren oder zu den entsprechenden Zeiten Ausgänge zu erzeugen. Solche Steueroperationen sind in der Technik jedoch gut bekannt und werden hier nicht ausdrücklich dargestellt.
Der Ausgang des Zeit-Digital-Konverters 110 wird an den Codierer 118 angelegt. Wie in Verbindung mit 2 beschrieben wird, besteht der Ausgang des Zeit-Digital-Konverters aus einer Reihe von Codes. Diese Codes müssen in einen Zeitwert umgesetzt werden. Der Codierer 118 setzt die Codes in einen Zeitmesswert um.
Die Zeitmesswerte werden dann zum Kalibrierungs-RAM 120 geleitet. Der vom Codierer 118 erzeugte Zeitmesswert reflektiert einen Nenn-Zeitmesswert. Er reflektiert den gemessenen Wert, wenn jedes Element in der Schaltung Zeitverzögerungscharakteristiken hat, die mit den theoretischen Design-Spezifikationen übereinstimmen. Es ist in der Technik bekannt, dass integrierte Schaltungschips, insbesondere integrierte CMOS-Schaltungschips, tatsächliche Verzögerungscharakteristiken aufweisen, die von den Nennwerten abweichen, zuweilen um einen erheblichen Betrag. Um genauere Messungen durchzuführen, speichert der Kalibrierungs-RAM 120 eine Tabelle, die die vom Zeit-Digital-Konverter 110 erzeugten Werte auf Ist-Zeitmesswerte korreliert.
Der Einsatz von Kalibrierungs-RAMs ist in anderen Anwendungen bekannt. Die Werte im Kalibrierungs-RAM 120 werden von Ist-Messwerten abgeleitet und periodisch aktualisiert. Wenn die Zeitmarkenschaltung 100 in automatischen Testgeräten verwendet werden, dann werden die wahrscheinlich neuen Werte für den Kalibrierungs-RAM gemessen und bei jedem Einschalten des Testsystems geladen. Zum Ermitteln der Werte werden die zu bekannten Zeiten relativ zu einem START-Signal auftretenden Impulse an die STOP-Zeitmarkenschaltung 100 angelegt. Der OUTPUT wird aufgezeichnet, der Kalibrierungs-RAM 120 wird dabei umgangen. Der Wert des OUTPUT wird als Adresse zum Kalibrierungs-RAM 120 verwendet. An dieser Adresse wird der richtige Zeitpunkt gespeichert. Beim eigentlichen Betrieb wird der Ausgang des Codierers 118 wiederum als die Adresse zum Kalibrierungs- RAM 120 verwendet. Der an dieser Adresse gespeicherte kalibrierte Wert wird gelesen und als OUTPUT angelegt.
Die Zeitmarkenschaltung 100 beinhaltet auch ein zweites Kalibrierungsmerkmal. Wie nachfolgend ausführlicher beschrieben wird, beinhaltet der Zeit-Digital-Konverter 110 Verzögerungselemente (230₁ bis 230_M , 2), die einen festen Verzögerungsbetrag erzeugen. Jede Verzögerungsschaltung hat eine Nennverzögerung. Da der Kalibrierungs-RAM 120 geringfügige Abweichungen im Operations-Zeit-Digital-Konverter 110 ausgleicht, braucht nicht jedes Verzögerungselement genau mit seiner Nennverzögerung überzueinstimmen. Es ist jedoch wünschenswert, dass jedes Verzögerungselement eine Verzögerung hat, die nahe an der Nennverzögerung liegt.
Wie in der Technik bekannt ist, wird die Schaltverzögerung einer Transistorschaltung, besonders einer CMOS-Schaltung, durch den Stromfluss durch den Transistor beeinflusst. Der Kalibrierungsspeicher 122 speichert Werte, die zum Einstellen von Stromquellen verwendet werden, die Strom zu den Transistoren in den Verzögerungsschaltungen leiten. Durch Messen der tatsächlichen Verzögerung jeder Schaltung kann der Strom justiert werden, bis die Ist-Verzögerung sehr nahe an der Nennverzögerung der Verzögerungsschaltung liegt. Der Kalibrierungsspeicher 122 wird mit Werten geladen, die während einer Kalibrierungssequenz ermittelt werden. Ein Beispiel für eine Verzögerungsschaltung, die mit Stromregelung arbeitet, ist im Patent 6,073,259 mit dem Titel „Low Cost CMOS Tester With High Channel Density" dargestellt, die hiermit durch Bezugnahme eingeschlossen ist.
Der spezifische Kalibrierungsmechanismus ist für die Erfindung nicht wesentlich und wird nicht weiter beschrieben. Darüber hinaus sind viele andere Elemente hier nicht ausdrücklich beschrieben, die in einem integrierten Schaltungschip konventionell sind. So sind beispielsweise Leistungs- und Masseverbindungen nicht ausdrücklich dargestellt, aber es wird der Fachperson klar sein, dass solche Elemente vorhanden sind.
2 zeigt den Zeit-Digital-Konverter 110 ausführlicher. Der Zeit-Digital-Konverter 110 beinhaltet einen Verzögerungsregelkreis 210. Ein Verzögerungsregelkreis besteht aus einer Kette von Verzögerungsstufen 212₀ bis 212_N+1 . Das Taktsignal CLK1 wird als Eingang an die Kette angelegt.
CLK1 ist ein Differentialtaktsignal, das auf CLK2 synchronisiert wird. Demgemäß ist jede der Verzögerungsstufen eine Differentialverzögerungsstufe. Wir haben gefunden, dass Differentialverzögerungsstufen genauer sind als einendige Stufen. Differentialstufen sind jedoch für die Erfindung nicht wesentlich.
Die Ausgänge der ersten und N-ten Verzögerungsstufen 212₁ und 212_N werden an einen Phasendetektor 214 angelegt. Der Phasendetektor 214 erzeugt ein Ausgangssignal, dessen Polarität davon abhängig ist, welches Signal zuerst ankommt. Der Ausgang des Phasendetektors 214 wird an eine Ladungspumpe 216 angelegt.
Der Ausgang der Ladungspumpe 216 nimmt gemäß der Polarität ihres Eingangs zu oder ab. Der Ausgang der Ladungspumpe 216 ist ein CONTROL-Signal, das die Verzögerung in jeder Verzögerungsstufe 212o bis 212_N+1 justiert. Für diese Justierung können bekannte Techniken angewendet werden. Der Verzögerungsregelkreis stabilisiert sich, wenn die Verzögerung durch die Stufen 212₁ bis 212_N gleich einer Periode von CLK1 entspricht. Somit beträgt die Verzögerung jedes Abgriffs einen Bruchteil der Periode von CLK1 – und dieser Bruchteil beträgt 1/N. N ist vorzugsweise ein Vielfaches von 2 und beträgt in einer bevorzugten Ausgestaltung 16. Das CONTROL-Signal kann zum Regulieren von Verzögerungen in anderen Schaltungen innerhalb desselben Chip verwendet werden, der den Verzögerungsregelkreis 210 enthält.
Der Ausgang jeder der Verzögerungsstufen 212₁ bis 212_N wird zuweilen als „Abgriff" bezeichnet. Jeder Abgriff speist eine Spaltenschaltung 214₁ ...214_N . Die Spaltenschaltungen werden ausführlicher in Verbindung mit 3 beschrieben.
Die von der Steuerlogik 114 kommenden Steuereingänge zum Zeit-Digital-Konverter 110 sind als STOP- und ARM-Signal angegeben. Diese Signale werden an das AND-Gate 216 angelegt. Das AND-Gate 216 stellt sicher, dass die Schaltung nur dann auf ein STOP-Signal reagiert, wenn das ARM-Signal anliegt.
Der Ausgang des AND-Gates 216 wird zum Monoflop 218 gespeist. Die Ausgangsimpulsbreite von der Monoflopschaltung ist vorzugsweise kleiner als die Hälfte einer Taktperiode, damit effektive Taktinformationen der Ausgangsdaten erzeugt werden. Der Monoflop 218 speichert den Ausgang des AND-Gates 216. Nach dem Triggern des Monoflop 218 bleibt das Signal angelegt, bis der Zeit-Digital-Konverter 110 gelöscht wird. Lösch- oder Reset-Signale sind zwar nicht ausdrücklich dargestellt, aber der Fachperson wird klar sein, dass sie verwendet werden.
Der Ausgang des Monoflop 218 wird zu einem Pufferverstärker 220 gespeist. Der Pufferverstärker 220 verzweigt das Signal zu einer Mehrzahl von Reihen. Pufferverstärker werden häufig in Schaltungen verwendet, bei denen ein Ausgang mehrere Eingänge ansteuert. Pufferverstärker könnten in anderen Stellen in den hierin beschriebenen Schaltungen verwendet werden, wurden aber der Einfachheit halber weggelassen. Die Fachperson wird jedoch erkennen, dass sie verwendet werden könnten.
Jede der Reihen beinhaltet ein Verzögerungselement 230₁ ... 230_M (zuweilen „Fein-Vernier" genannt). Alle Verzögerungselemente in der Fein-Vernier-Leitung werden durch die Steuerung vom Verzögerungsregelkreis 210 wie oben für Elemente im Verzögerungsregelkreis 210 beschrieben stabilisiert, wie oben beschrieben wurde. Die Verzögerungselemente werden so eingestellt, dass sie Nennwerte haben, die sich voneinander um einen Bruchteil der Zeitverzögerung D einer Verzögerungsstufe 212 in jedem Verzögerungsregelkreis 210 unterscheiden. In der illustrierten Ausgestaltung ist der Bruchteil 1/M der Verzögerung D, wobei M die Anzahl der Verzögerungselemente 230 ist.
M ist vorzugsweise ein Vielfaches von 2 und beträgt in der bevorzugten Ausgestaltung 16. Somit haben die Verzögerungen jedes Verzögerungselementes 230₁ ...230_M eine Verzögerung von 0/16D, 1/16D, 2/16D... 15/16D.
Der Betrieb des Zeit-Digital-Konverters wird besser unter Bezugnahme auf 3 verständlich. 3 zeigt die Ausgänge von drei der Verzögerungsstufen 212. Die Ausgänge der Verzögerungsstufen im Verzögerungsregelkreis werden zuweilen als Abgriff (TAP) bezeichnet. So repräsentieren TAPi-1, TAPi und TAPi+1 die Ausgänge von drei konsekutiven Verzögerungsstufen 212_i–1 , 212_i , 212_i+1 . Das Signal an jedem der Abgriffe hat dieselbe Form, nur zeitlich um D verschoben, der Verzögerung von einer Verzögerungsstufe.
3 zeigt auch die Ausgänge der Verzögerungselemente 230₁ ... 230_M . Zu irgendeinem Zeitpunkt wird das STOP-Signal angelegt. Solange das ARM-Signal aktiv ist, erzeugt der Monoflop 218 ein Ausgangssignal, das vor dem STOP-Signal weggenommen und danach angelegt wird. Dieses Signal wird zu allen Verzögerungsgliedern 230₁ ... 230_M verzweigt. Das Verzögerungselement 230₁ fügt 0 Verzögerung hinzu und reflektiert so das Signal aus dem Monoflop 218. Das Verzögerungselement 230₂ fügt eine Verzögerung hinzu, die ein Bruchteil von D ist, und so reflektiert DELAY2 ein Signal mit derselben Form wie DELAY1, nur etwas verzögert. Jedes der Verzögerungselemente erzeugt wiederum ein identisches Signal, etwas mehr verzögert. DELAYM ist um einen Betrag D relativ zu DELAYI verzögert.
Wie oben beschrieben, misst der Zähler 112 (1) Zeit als Anzahl eines Taktsignals. Der Zeit-Digital-Konverter misst Zeit als Bruchteil der Periode dieses Takts. Dieser Bruchteil kann wiederum so angesehen werden, dass er zwei Teile hat. Die Teile werden durch die Übereinstimmung von Signalen von einem bestimmten Abgriff des Verzögerungsregelkreises 210 und einem bestimmten Verzögerungselement 230₁ ... 230_M ausgewählt. Wie in 3 gezeigt, überspannen die Signale DELAY1 ... DELAYM ein Fenster der Dauer D, das den Impuls am Ausgang von TAPi beinhaltet. Somit wird TAPi so gewählt, dass er die oberen Bits der fraktionalen Zeitmessung erzeugt.
Die Flanke, die zum TAPi-Signal führt, wird um i Verzögerungsstufen verzögert, seitdem ein Taktimpuls in die Verzögerungskette 212 eingegeben wurde. Somit erlaubt die Wahl eines Abgriffs, der dem Auftreten des STOP-Signals am nächsten liegt, eine Messung des Bruchteils einer Taktperiode, die zu der vom Zähler 112 gemessenen Zeit hinzugefügt werden muss. Diese Zeit ist i*D. Da i eine ganze Zahl ist, hat diese Messung eine Auflösung von D. Ein Beispielfall: der Eingangstakt ist 400 MHz und N=16, D=2,5 ns/16 = 156 ps.
Die Auflösung der fraktionalen Zeitmessung kann noch erhöht werden, indem die Ausgänge der Verzögerungselemente 230₁ ...230_M verwendet werden. Das besondere Verzögerungssignal, das unmittelbar nach dem TAPi-Signal angelegt wird, ist in 3 mit E angegeben und ist, in dem illustrierten Beispiel, der Ausgang von DELAY6. Das STOP-Signal, das zum Ausgang von DELAY6 führte, muss daher um eine Zeit vor der Flanke E aufgetreten sein, die gleich der Verzögerung von DELAY6 ist. Diese Information kann zum Justieren der fraktionalen Zeitmessung verwendet werden, die von der Wahl eines TAPi stammt. Es ist wünschenswert, wenn eine maximale Verzögerungsdifferenz R zwischen dem minimalen Verzögerungselement 230₁ und dem maximalen Verzögerungselement 230_M vorliegt, die gleich der oder größer als die Verzögerung einer einzelnen Verzögerungsleitungsstufe ist. Dadurch wird gewährleistet, dass es im Zeitabtastungsfeld keine „Löcher" gibt, die den potentialen Fehler in der Zeitmessung erhöhen. In unserem Beispiel muss, wenn D = 156 ps ist, R gleich oder größer sein als D.
Insbesondere kann durch Korrelieren der Ausgänge des Verzögerungsregelkreises 210 und der Verzögerungselemente 230₁ ...230_M eine genaue Zeitmessung durchgeführt werden. Insbesondere könnte die fraktionale Zeit anhand der folgenden Gleichung errechnet werden: i*D–j*R/M, wobei R gleich oder größer als D ist GL.(1)wobei j die Anzahl der Verzögerungselemente 230₁ ... 230_M ist, die mit einem Ausgang von einem der Verzögerungselemente korreliert. Die aus dieser Gleichung resultierende Zahl repräsentiert eine Zeit nach einem Impuls von CLK2, der den Zähler 112 taktet. Wenn also Zähler 112 nach dem Empfang des STOP-Signals das Zählen stoppt, dann zeigt der Wert in dem Zähler multipliziert mit der Periode von CLK2 eine Verlaufszeitmessung an. Addieren des in Gleichung 1 errechneten Betrags zu diesem Verlaufsmesswert ergibt einen genaueren Messwert für die verstrichene Zeit.
Es ist zu bemerken, dass es verschiedene Verzögerungen in den Schaltungen geben könnte, die die Zeitmesssignale verarbeiten. In einigen Fällen müssen diese Verzögerungen in der Rechnung kompensiert werden. In anderen Fällen kann der Effekt der Verzögerungen durch Einfügen von Kompensationsverzögerungen in die Schaltung eliminiert werden. Mit anderen Worten, eine Verzögerung in einem Signal relativ zu anderen Signalen kann durch Einfügen einer gleichen Verzögerung in alle anderen Signale kompensiert werden.
So könnte die tatsächliche in dem Zeitmesssystem verwendete Schaltung Verzögerungen haben, die nicht ausdrücklich gezeigt sind. Oder es könnten Verzögerungen durch Addieren oder Subtrahieren entsprechender Verzögerungen in den Berechnungen eliminiert werden, was zu einem endgültigen Zeitmesswert führt.
Es ist zu verstehen, dass feste Verzögerungen in den Schaltungen auch mittels eines Kalibrierungs-RAM 120 oder Codierers 118 kompensiert werden können. Eine Zeitmessung, die durch eine Verzögerung im Schaltkomplex beeinflusst wurde, kann auf einen Zeitwert ohne Verzögerung übertragen werden.
Die Spaltenschaltungen 214₁ ...214_N ermitteln die Übereinstimmung der Signale von den Verzögerungselementen 230₁ ...230_M und der Signale von den Abgriffen der Verzögerungsleitung 210. Wie in Verbindung mit 4 ausführlicher beschrieben wird, empfangt jede Spaltenschaltung ein Signal von einem der Abgriffe der Verzögerungsleitung 210 und alle Signale von den Verzögerungselementen 230₁ ...230_M . Die Spaltenschaltung gibt einen Code aus, der die Übereinstimmung dieser Signale anzeigt.
4 zeigt die Details einer Spaltenschaltung. Zur Illustration ist Schaltung Column 1 dargestellt, aber vorzugsweise sind alle Spaltenschaltungen ähnlich. Sie ist mit dem ersten Abgriff von DLL210 verbunden. Das Abgriffsignal wird zu einer Mehrzahl von AND-Gates 412₁ ...412_M geleitet. Ein Pufferverstärker oder eine andere Fan-Out-Schaltung könnte notwendig sein, ist aber der Einfachheit halber nicht dargestellt, da solche Schaltungen in der Technik gut bekannt sind.
Der zweite Eingang zu jedem der AND-Gates 412₁ ...412_M kommt von einer der Verzögerungsschaltungen 230₁ ...230_M . Somit hat jedes der AND-Gates 412₁ ...412_M einen Ausgang, der angelegt wird, wenn es eine Übereinstimmung zwischen einem Abgriff von DLL210 und einem Ausgang von einer der Verzögerungsschaltungen 230₁ ...230_M gibt.
Wenn es eine Übereinstimmung gibt, was durch den Ausgang von einem der AND-Gates 412₁ ...412_M reflektiert wird, dann wird dieses Event von der entsprechenden RS-Latch-Schaltung 414₁ ...414_M zwischengespeichert.
Wie in 3 bemerkt, könnten mehrere der Ausgänge der Verzögerungsschaltungen 230₁ ...230_M mit dem Ausgang eines bestimmten Abgriffsignals übereinstimmen. So überlappt beispielsweise TAP_i+1 mit allen Ausgängen der Verzögerungsschaltungen 230₁ ...230M, weil das STOP-Signal vor TAP_i+1 aufgetreten ist. Im Gegensatz dazu überlappt TAP_i–1 mit keinem der Ausgänge der Verzögerungsschaltungen 230₁ ...230_M , weil das STOP-Signal nach TAP_i–1 aufgetreten ist. Das TAP_i-Signal überlappt nur mit einem Teil der Ausgänge der Verzögerungsschaltungen 230₁ ...230_M , was bedeutet, dass das STOP-Signal um weniger als eine Zeit D vor dem TAP_i-Signal aufgetreten ist.
Die Zeit, um die das STOP-Signal vor dem TAP_i-Signal aufgetreten ist, kann durch Identifizieren der Verzögerungsschaltung 230₁ ...230_M mit der längsten Verzögerung ermittelt werden, die einen Ausgang erzeugt, der das TAP_i-Signal überlappt. In 3 ist DELAY6 die längste Verzögerung, die noch mit dem TAP_i-Ausgang überlappt.
So müssen zum Durchführen einer Zeitmessung Daten, die anzeigen, welche der Verzögerungssignale die einzelnen TAP-Signale überlappen, erfasst werden. Jede Spaltenschaltung erzeugt diese Daten für ein TAP-Signal, und dies wird in den Ausgängen der Monoflopschaltungen 414₁ ...414_M reflektiert. Diese Ausgänge können zum Reduzieren der Anzahl der Datenleitungen codiert werden, die zum Reflektieren der Daten nötig sind. Der Gray-Code-Codierer 416 komprimiert die Daten von M Bits ohne Informationsverlust in eine geringere Zahl von Bits. Es wird zwar für die bevorzugte Ausgestaltung ein Gray-Code-Codierer gewählt, aber es könnten auch andere Codierungsformen verwendet werden oder die Codierung könnte ganz weggelassen werden.
Die Ausgänge aller Spaltenschaltungen enthalten die benötigten Daten, die für eine Zeitmessung nötig sind. Das von allen Spaltenschaltungen erzeugte Bitmuster zusammen genommen gibt an, welcher TAP und welche DELAY mit dem STOP-Signal übereinstimmt. In der bevorzugten Ausgestaltung wandelt die Schaltung innerhalb des Zeitmarkenschaltkomplexes das Bitmuster am Ausgang jeder Spaltenschaltung in einen Wert um, der eine Zeitmessung repräsentiert.
In der illustrierten Ausgestaltung ist die Schaltung, die das Bitmuster in einen eine Zeitmessung repräsentierenden Wert umwandelt, der Codierer 118 (1). Mit Bezug auf Gl.(1), gibt es für jeden Wert von i und j ein eindeutiges Bitmuster. Der Codierer 118 überträgt die Bitmuster für jeden Wert von i und j auf eine Zahl, die die Ergebnisse von Gl.(1) für diesen Wert von i und j reflektiert.
Wie oben beschrieben, setzt der Codierer 118 das Bitmuster in einen Zeitmesswert um, unter der Annahme, dass alle Verzögerungselemente in der Zeitmessschaltung mit den Nennwerten arbeiten. Wie oben beschrieben, können diese Messwerte dann zum Auskalibrieren von Abweichungen von den Nennwerten justiert werden. So werden die tieferen Bits des OUTPUT der Zeitmessschaltung erzeugt.
Der Zeitmessausgang kann auf viele verschiedene Weisen benutzt werden. Die Schaltung ist besonders in automatischen Testgeräten nützlich. 5 zeigt ein automatisches Testsystem 500. Das automatische Testsystem (ATE) 500 ist von dem Typ, der zum Testen von Halbleiterbauelementen bei deren Herstellung verwendet wird. Ein Beispiel für ein solches Testsystem ist das von Teradyne, Inc. vermarktete J750.
Beim Gebrauch sind ein oder mehrere Halbleiterbauelemente, mit DUT 510 bezeichnet, mit dem ATE 500 verbunden. Das ATE 500 erzeugt und misst Testsignale für DUT 510. Durch Vergleichen der gemessenen Signale mit erwarteten Werten kann das ATE 500 bestimmen, ob DUT 510 richtig funktioniert.
Ein Messtyp, der an einem DUT 510 durchgeführt werden kann, ist Zeitmessung. So könnte durch eine Messung beispielsweise ermittelt werden, ob DUT 510 ein Ausgangssignal eine geeignete Zeit nach dem Anlegen eines bestimmten Eingangs erzeugt. Wenn der Eingang auf das CLOCK-Signal synchronisiert ist, das die Zeitmessschaltung 100 ansteuert, dann kann der Eingang als das in 1 gezeigte START-Signal benutzt werden. Der Ausgang von DUT 510 kann dann als STOP-Signal benutzt werden und die Zeitmessschaltung zeigt die verstrichene Zeit zwischen dem Ein- und dem Ausgangssignal an.
Wenn das den Beginn des zu messenden Intervalls repräsentierende Signal nicht mit den CLOCK-Signalen synchronisiert wird, dann können trotzdem Zeitmessungen durchgeführt werden. Es könnten zwei Zeitmarkenschaltungen 100 zum Durchführen der Messung benutzt werden. 5 zeigt eine Zeitmarkenschaltung A und B pro Kanal. Zum Durchführen einer Zeitmessung würden beide Zeitmarkenschaltungen A und B dasselbe START-Signal erhalten. In diesem Fall würde das START-Signal als gemeinsame Zeitreferenz für jede Zeitmarkenschaltung A und B dienen.
Die Zeitmarkenschaltung A würde als ihr STOP-Signal das Signal vom DUT 510 erhalten, das den Anfang des zu messenden Zeitintervalls anzeigt. Die Zeitmarkenschaltung B würde als ihr STOP-Signal das Signal vom DUT 510 empfangen, das das Ende des zu messenden Zeitintervalls anzeigt. Um die verstrichene Zeit zwischen den beiden Signalen zu bestimmen, könnte der Ausgang der Zeitmarke A vom Ausgang der Zeitmarke B subtrahiert werden.
Während eine Zeitmessschaltung wie oben beschrieben auf viele verschiedene Weisen implementiert werden könnte, könnte das oben beschriebene Design als integrierter CMOS-Schaltungschip ausgeführt werden. CMOS-Schaltungen sind billig und nehmen nur relativ wenig Leistung auf. CMOS wurden herkömmlicherweise in Zeitmessschaltungen nicht eingesetzt, weil die Verzögerung durch CMOS-Schaltungselemente je nach Fertigungsbedingungen und Betriebstemperatur stark variieren können. Es ist daher schwierig, mit CMOS genaue Messschaltungen herzustellen.
Wie oben beschrieben, erzeugt DLL 210 ein Steuersignal, das zum Kompensieren zahlreicher Verzögerungstypen verwendet wird. Kalibrierungsschaltungen werden ebenfalls zum Kompensieren von Verzögerungen verwendet. Infolgedessen ist die beschriebene Schaltung für den Einsatz in ATE-Systemen genau genug. Und die Schaltung hat den Vorteil, dass sie klein genug ist, um als Teil desselben integrierten Schaltungschips ausgeführt zu werden, der Schaltungen trägt, um Testsignale von einem Kanal des Testsystems zu generieren oder zu messen. In einigen Testsystemen werden Signale für mehrere Kanäle auf einem einzelnen Chip erzeugt. In diesem Fall könnte es zwei Zeitmarkenschaltungen pro Chip geben. Die Anzahl der Zeitmarkenschaltungen pro Kanal würde natürlich vom beabsichtigten Verwendungszweck des ATE abhängen.
Im Vergleich zu einem herkömmlichen Ansatz, bei dem eine lange Verzögerungsleitung zum Erhöhen der Genauigkeit der Messung verwendet wird, hat die obige Schaltung eine schnelle Neuauslösungszeit. Im traditionellen Ansatz sind zwei Verzögerungsleitungen vorgesehen, von denen eine den Takt und die andere die gemessene Flanke verzögert. Die Verzögerungselemente auf dem Taktpfad haben die Verzögerung T1, die Verzögerungselemente am Flankeneingang haben die Verzögerung T2. In jeder Verzögerungsstufe werden die Taktpfadausgänge an den Takteingang eines Flipflop und die Taktpfadausgänge an den D-Eingang des Flipflop gebunden. Dann kann jede Stufe im Verzögerungspfad zum Messen einer Zeitdifferenz T2-T1 im Vergleich zur vorherigen Stufe verwendet werden. Dies lässt sich in CMOS leicht ausführen. Die Verzögerung durch die volle Verzögerungsleitung beträgt jedoch T1*Tclk/(T2-T1) oder z.B. das 16fache der Taktperiode Tclk, wenn T2-T1 1/16 von T1 ist. Dies bedeutet, dass die Neuauslösungszeit (die Zeit, bis die Zeitmarke wieder verwendet werden kann) lang ist, wenigstens 16 Taktzyklen, und das Signal Fehler aufgrund von Jittern und Stromversorgungsrauschen während dieser gesamten Zeitperiode akkumuliert. Das in diesem Dokument beschriebene Design vermeidet diese Probleme durch die Verwendung der zweidimensionalen Matrix von Zeitabtastelementen. Infolgedessen beträgt die maximale Verzögerung durch die Schaltung weniger als 2 Taktperioden und die Neuauslösungszeit ist daher weitaus besser und Jittern und Rauschen sind demzufolge geringer.
Es wurde zwar eine Ausgestaltung beschrieben, aber es sind zahlreiche alternative Ausgestaltungen oder Variationen möglich. So ist es beispielsweise nicht notwendig, dass jedes Verzögerungselement einen Wert hat, der genau mit dem Nennwert übereinstimmt, oder dass die Nennwerte der Verzögerung den gleichen Abstand haben. Der Kalibrierungsspeicher 120 kann eventuelle Abweichungen kompensieren, die fest sind.
Es ist auch zu verstehen, dass der Betrieb des Zeit-Digital-Konverters so erläutert wurde, dass der Ausgang von einem der Verzögerungselemente 230₁ ... 230_M von einer Zeit subtrahiert wird, die anhand eines gewählten Signals vom Ausgang eines Abgriffs der Verzögerungsleitung 210 gemessen wurde. Eine funktionierende Schaltung könnte alternativ von einer zusätzlichen Verzögerung zu den Abgriffausgängen konstruiert werden.
Als weiteres Beispiel ist zu bemerken, dass der Verzögerungsregelkreis 210 eine Stufe 212_N+1 beinhaltet, die mit nichts verbunden ist. Diese Stufe soll gewährleisten, dass jeder Abgriff der Verzögerungsleitung gleich belastet ist. Durch Gleichhalten aller Lasten wird gewährleistet, dass jede Stufe dieselbe Verzögerung hat. Zusätzliche Stufen könnten zum Eingang der Verzögerungsleitung hinzugefügt werden, entweder um eine feste Verzögerung einzufügen oder um auch die Eingangslasten jeder Verzögerungsstufe abzugleichen.
Ferner ist zu verstehen, dass einige Teile der Schaltung so beschrieben wurden, dass sie mit pegelempfindlichen Komponenten ausgeführt wurden. Es ist möglich, die Schaltungen mit flankenempfindlichen Komponenten auszuführen. Die Schaltung würde weiterhin gemäß den hierin definierten Konzepten funktionieren. Die genauen zeitlichen Details spezifischer Signale würden sich jedoch unterscheiden.
Es ist auch zu verstehen, dass, wie in 3 gezeigt, DELAY6 zwar das Signal ist, das als mit TAPi übereinstimmend ausgewählt wird, aber die Signale DELAYI bis DELAY5 werden zur selben Zeit angelegt, zu der TAPi angelegt wird. Diese Signale sind jedoch nicht als „übereinstimmend" anzusehen. Ziel ist es, das eine der DELAY-Signale zu identifizieren, das seinen Zustand in der Nähe der Zustandsänderung des TAPi-Signals ändert. Für diesen Zweck könnten flankenempfindliche Schaltungen eingesetzt werden. Oder es könnte zum Ermitteln von Übereinstimmung eine Software oder ein Schaltkomplex verwendet werden, die/der die Ausgänge von AND-Gates 412₁ ...412_M untersucht, um einen Übergang von einem HI- zu einem LO-Ausgang zu erfassen.
Als weiteres Beispiel für eine mögliche Variation könnten einige der oben beschriebenen Funktionen in Software ausgeführt werden. So wurde beispielsweise beschrieben, dass der Codierer 118 Ausgangsbits jeder Spaltenschaltung in eine Zahl konvertiert, die den Zeitpunkt des STOP-Signals reflektiert. Dieselbe Funktion könnte alternativ in Software ausgeführt werden. Ebenso wurde eine Kalibrierung auf Hardware-Basis beschrieben, aber Korrekturen zum Verbessern der Kalibrierung von Zeitmessungen könnten auch in Software angewendet werden.
Als weiteres Beispiel wird beschrieben, dass ein Verzögerungsregelkreis zum Erzeugen der TAP-Signale verwendet wird. Es könnte aber auch ein Phasenregelkreis eingesetzt werden.
Als weiteres Beispiel zeigt 3, dass der Zeitpunkt von Event E dadurch ermittelt wird, dass deklariert wird, dass DELAY6 mit dem TAPi-Signal übereinstimmt. DELAY6 tritt zunächst nach dem TAPi-Signal auf. Wie jedoch in 3 angedeutet ist, kann die Flanke des TAP-Signals zwischen zwei benachbarte Flanken der DELAY-Signale fallen. In dem Beispiel tritt TAPi tatsächlich zwischen den Signalen DELAY5 und DELAY6 auf. Die Übereinstimmung könnte alternativ dadurch ermittelt werden, dass das DELAY-Signal gewählt wird, das am kürzesten vor dem TAPi-Signal auftritt.
Ferner ist zu verstehen, dass mit den verschiedenen Verarbeitungsschaltungen verschiedene Verzögerungsbeträge assoziiert sein können. Somit bedeutet eine Übereinstimmung nicht unbedingt, dass die Signale gleichzeitig auftreten. So könnte beispielsweise das eine oder das andere der Signale zeitlich versetzt sein, um eine Verzögerung in anderen Schaltungselementen auszugleichen.

Claims

Zeitmessschaltung des Typs mit einem Takteingang (CLK1), einer ersten Schaltung (210) mit einem mit dem Takt gekoppelten Eingang und einer ersten Mehrzahl von Ausgängen, die jeweils den um einen anderen Betrag verzögerten Takt repräsentieren, und einem STOP-Eingang, dadurch gekennzeichnet, dass die Zeitmessschaltung darüber hinaus Folgendes umfasst: a) eine zweite Schaltung (230₁ ...230_M ) mit einem mit dem STOP-Eingang gekoppelten Eingang und einer zweiten Mehrzahl von Ausgängen, die jeweils den um einen anderen Betrag verzögerten STOP-Eingang repräsentieren; und b) eine dritte Schaltung (214₁ ...214_N ), die als Eingänge die Ausgänge der ersten Schaltung und der zweiten Schaltung akzeptiert, wobei die dritte Schaltung einen digitalen Ausgang hat, der eine Mehrzahl von Bits enthält, die eine Übereinstimmung zwischen einem aus der ersten Mehrzahl von Signalen und einem aus der zweiten Mehrzahl von Signalen repräsentieren.
Zeitmessschaltung nach Anspruch 1, wobei: a) die erste Schaltung eine Verzögerungskette mit einem Eingang umfasst, der mit dem Takteingang verbunden ist, wobei die Verzögerungskette eine Mehrzahl von Verzögerungselementen hat, die jeweils einen Ausgang und einen Abgriff am Ausgang jedes Verzögerungselementes haben; und b) die dritte Schaltung eine Übereinstimmungsschaltung mit einer ersten Mehrzahl von Eingängen, die jeweils mit einem der Abgriffe gekoppelt sind, und einer zweiten Mehrzahl von Eingängen, die jeweils mit dem einen aus der zweiten Mehrzahl von Ausgängen der zweiten Schaltung gekoppelt sind, und einen Ausgang umfasst, wobei der Ausgang die Übereinstimmung zwischen einem der Abgriffe und einem der Ausgänge aus der zweiten Mehrzahl von Verzögerungselementen repräsentiert.
Zeitmessschaltung nach Anspruch 2, wobei die Übereinstimmungsschaltung eine Mehrzahl von Spaltenschaltungen umfasst, die jeweils Folgendes aufweisen: a) einen Eingang, der mit einem der Abgriffe und einem zweiten Satz von Eingängen verbunden ist, die jeweils mit einem der Ausgänge aus der zweiten Mehrzahl von Verzögerungselementen verbunden sind; und b) eine Mehrzahl von Logikschaltungen (412₁ ...412_M ), die jeweils einen mit dem Abgriff verbundenen ersten Eingang und einen zweiten Eingang aufweisen, der mit einem der Ausgänge aus der zweiten Mehrzahl von Verzögerungselementen verbunden ist, und wobei ein Ausgang eine Übereinstimmung der Eingänge reflektiert.
Zeitmessschaltung nach Anspruch 3, wobei jede der Spaltenschaltungen darüber hinaus eine Codierschaltung (416) umfasst, wobei die Codierschaltung eine Mehrzahl von Eingängen, die jeweils mit dem Ausgang einer Logikschaltung verbunden sind, und einen Ausgang aufweist, der eine Übereinstimmung von jedem der Abgriffe und einem der Ausgänge aus der zweiten Mehrzahl von Verzögerungselementen reflektiert.
Zeitmessschaltung nach Anspruch 1, wobei die dritte Schaltung eine Mehrzahl von Codierern (416) umfasst, die jeweils das Bitmuster codieren, das durch Berechnen der logischen AND-Verknüpfung zwischen einem aus der ersten Mehrzahl von Ausgängen und jedem aus der zweiten Mehrzahl von Ausgängen gebildet wurde.
Zeitmessschaltung nach einem der vorherigen Ansprüche, die darüber hinaus ein Mittel zum Codieren (118) der Mehrzahl von Bits umfasst, die Übereinstimmung zum Repräsentieren eines nominellen gemessenen Zeitwerts repräsentieren.
Zeitmessschaltung nach Anspruch 6, die zusätzlich einen Kalibrierungsspeicher (120) mit einem Eingang, der die nominelle Zeitmessung in Verbindung mit der Codierschaltung reflektiert, und einem die kalibrierte Zeit reflektierenden Ausgang umfasst.
Zeitmessschaltung nach einem der vorherigen Ansprüche, die zusätzlich einen Zähler (112) mit einem Zähleingang (START), der mit dem Zähler gekoppelt ist, und einen Eingang zum Sperren des Zählens umfasst, der mit dem STOP-Eingang gekoppelt ist.
Zeitmessschaltung nach einem der vorherigen Ansprüche, wobei die Ausgänge der ersten Schaltung Nennverzögerungen haben, die sich um einen Betrag D unterscheiden, und wobei die Differenz zwischen der durch die zweite Schaltung bewirkten längsten und kürzesten Verzögerung D überschreitet.
Zeitmessschaltung nach einem der vorherigen Ansprüche, wobei die erste Schaltung einen Verzögerungsregelkreis beinhaltet.
Zeitmessschaltung nach einem der vorherigen Ansprüche, wobei die Zeitmessschaltung als integrierter CMOS-Schaltungschip implementiert ist.
Zeitmessschaltung nach Anspruch 11, wobei die integrierte CMOS-Schaltung für die Verwendung in Prüfautomaten mit einer Mehrzahl von Kanalschaltungen (514₁ ...514_M ) adaptiert ist und der integrierte Schaltungschip zusätzlich wenigstens eine der Kanalschaltungen umfasst.
Prüfgerät, das eine Zeitmessschaltung nach einem der vorherigen Ansprüche umfasst, wobei: a) das Prüfgerät (500) zusätzlich eine zweite Zeitmessschaltung gemäß Anspruch 1 umfasst; b) die Zeitmessschaltung und die zweite Zeitmessschaltung mit einem gemeinsamen Taktgeber verbunden sind; und c) der STOP-Eingang der Zeitmesschaltung mit einem Signal verbunden ist, das diesen Start eines zu messenden Intervalls anzeigt, und der STOP-Eingang der zweiten Zeitmessschaltung mit dem Signal verbunden ist, das das Ende eines zu messenden Intervalls anzeigt; und d) das Prüfgerät zusätzlich eine Steuerung (512) umfasst, die mit der Zeitmessschaltung und der zweiten Zeitmessschaltung verbunden ist, die einen Zeitwert ausgibt, der die Zeitdifferenz reflektiert, die durch die zweite Zeitmesschaltung und die erste Zeitmessschaltung gemessen wurde.
Prüfgerät nach Anspruch 13, wobei die Zeitmessschaltung und die zweite Zeitmessschaltung jeweils einen mit dem gemeinsamen Taktsignal verbundenen Zähler (112) umfassen.
Prüfgerät nach Anspruch 14, wobei die Zeitmessschaltung und die zweite Zeitmessschaltung und die genannten Zähler auf einem CMOS-Chip ausgeführt sind.