JPS5914840B2

JPS5914840B2 - 半導体メモリ試験用パタ−ン発生装置

Info

Publication number: JPS5914840B2
Application number: JP54135532A
Authority: JP
Inventors: 善近一宮; 常太須藤; 雅男清水
Original assignee: Nippon Telegraph and Telephone Corp; Takeda Riken Industries Co Ltd
Current assignee: Advantest Corp; NTT Inc
Priority date: 1979-10-19
Filing date: 1979-10-19
Publication date: 1984-04-06
Also published as: US4402081A; JPS5661097A

Description

【発明の詳細な説明】この発明は半導体メモリ等の記憶素子の試験を行なう場
合に使用されるギヤロツピング、ウオーキング等の試験
パターンを発生する試験パターン発生装置に関するもの
である。

従来、半導体メモリ試験用のパターン発生装置は第１図
に示す様に構成されていた。

即ち動作時発生する試験パターンを記述したマイクロプ
ログラムを格納するインスラクシヨン・メモリ１と、そ
のインストラクション・メモリ１からのプログラムを解
読し、被試験メモリをアクセスするアドレス・パターン
を発生するアドレス発生回路２と、インストラクション
・メモリ１からのプログラムを解読七、被試験メモリに
印加するデータ・パターンを発生するデータ発生回路３
と、インストラクション・メモリ１に対しアクセスする
アドレスを発生するプログラム・カウンタ４と、インス
トラクション・メモリ１からの命令、アドレス発生回路
２からのアドレス、データ発生回路３からのデータによ
りプログラム・カウンタ４を制御する制御回路５とによ
り構成されていた。インストラクション・メモリ１は、
プログラム・カウンタ４からのメモリ・アドレス６によ
りアクセスされ、アドレス発生命＋７、データ発生命令
８をアドレス発生回路２、データ発生回路３にそれぞれ
印加し、ジアップ・アドレス１３をプログラム・カウン
タ４に、命令１２を制御回路５にそれぞれ印加する。

アドレス発生回路２はインストラクシヨン・メモリ１か
らのアドレス発生命＋７を解読し、所定の演算を実行す
る事により被試験メモリ１５に印加するアドレスパター
ン９、アドレス発生回路２の状態を示す数種の状態情報
１０をそれぞれ出力する。データ発生回路３はインスト
ラクシヨン・メモリ１からのデータ発生命令８を解読し
、演算を実行する事により被試験メモリ１５に印加する
データ・パターン１１、データ発生回路３の状態を示す
数種の状態情報１０をそれぞれ出力する。制御回路５は
インストラクシヨン・メモリ１からの命令１２とアドレ
ス発生回路２、データ発生回路３からの状態情報１０と
によりプログラム・カウンタ４の動作を制御する制御信
号１４を発生する。プログラム・カウンタ４は制御回路
５からの制御信号により次に出力するメモリ・アドレス
６としてインストラクシヨン・メモリ１からのジアップ
・アドレス１３にするか現在出力されているアドレスの
次のアドレスにするか選定される。

動作時、インストラクシヨン・メモリ１はプログラム・
ｃカウンタ４からのメモリ・アドレス６により示され
るアドレスのプログラム中のアドレス発生命令７、デー
タ発生命令８をそれぞれアドレス発生回路２、データ発
生回路３に印加し、命＋１２を制御回路５に、ジアップ
・アドレス１３をプログラ５ム・カウンタ４にそれぞ
れ印加する。アドレス発生回路２、データ発生回路３は
、それぞれアドレス発生命令７、データ発生命令８を解
読し、所定の演算を実行する事により被試験メモリ１５
にアドレス・パターン９、データ・パターン１１を、
５制御回路５にアドレス・パターン、データ・パターン
等の状態情報１０を印加する。データ発生回路３はイン
ストラクシヨン・メモリ１からのデータ発生命令を解読
実行することにより被試験メモｌ月５に印加するデータ
・パターン１１を発生す４る。一方、制御回路５では
インストラクシヨン・メモリ１からの命令１２と状態情
報１０とにより、次にアクセスするインストラクシヨン
・メモリ１のアドレスを制御する制御信号１４をプログ
ラム・カウンタ４に印加する。

プログラム・カウンタ４は制御信号が８０゛の時は現在
出力されているメモリアドレス６の次のアドレスを、゛
１１の時はインストラクシヨン・メモリ１からのジアッ
プ・アドレス１３をメモリ・アドレス６としてそれぞれ
出力する。第２図は半導体メモリの試験パターンとして
用いられているギヤロツピング・パターンのシーケンス
を示す。

同図においてＮは被試験メモリ１５の最大アドレスを示
し、ＷＯ，Ｗｌはそれぞれデータ０，１を左記のアドレ
スに書き込むシーケンス、ＲＯ，Ｒｌは左記のアドレス
をアクセスしデータ０，１をそれぞれ読み出すシーケン
スを示す。ギヤロツピング・パターンは第２図に示す様
に全番地に“０゛゜を書き込み、その後、基準となる０
番地に“１”を書き込み、ｌ番地，基準番地、１番地、
２番地，基準番地，２番地と３回のシーケンスを基準番
地を除いた１番地からＮ番地について実行した後、基準
番地″０゛を書き込み全番地を“０”に戻し、上記シー
ケンスの基準番地を１番地からＮ番地まで実行する事に
より得られる。従来のパターン発生器でギヤロツピング
・パターンを発生するには被試験メモリのアドレスをイ
ンクリメントし（順次１ずつ増加し）“０゛データを書
き込む命令をＮ回実行する事により全番地に６０”デー
タを書き込み、次に基準番地に６ビデータを書き込む命
令を実行した後、Ｍ番地，基準番地，Ｍ番地を読み出す
３つの命令をＭがｌからＮについて実行し、次に基準番
地に゛０”を書き込む命令を実行し、次に基準番地をＯ
番地からＮ番地について上記シーケンスを行なう事によ
り行なわれていた。従来のパターン発生器では、この様
に同一命令をＮ回，Ｍ回実行する為にアドレス発生回路
２、データ発生回路３から出力されるアドレスデータ、
データ、内部データ等の状態情報１０とインストラクシ
ヨン・メモリ１からの命＋１２によりプログラム・カウ
ンタ４を制御し、同一命令をＮ回、特定の命令群をＭ回
実行する等の方法が採用されていた。

この様に従来の半導体メモリ試験用のパターン発生装置
はインストラクシヨン・メモリに記述されているプログ
ラムを解読し、アドレス・パタ一ン、データ・パターン
を発生すると同時にアドレス発生回路、データ発生回路
からの状態情報とインストラクシヨン・メモリに記述さ
れている条件分岐命令とにより次に実行する命令をアク
セスする方法を採用している為に、１つの命令を実行し
て、次の命令を実行するまでの動作周期内にメモリのア
クセス時間が含まれ、高速動作を実現する事がむずかし
かつた。

この発明は動作周期の制約となるメモリのアクセス時間
を動作周期内から除去するために、あらかじめ実行順序
を格納したメモリを持ち、メモリを順次アクセスする事
によりメモリから得られる順序で、試験パターンを記述
したマイクロ・プログラムを格納するインストラクシヨ
ン・メモリをアクセスする事により試験パターンを発生
する様にしたものである。

第３図にこの発明による試験パターン発生装置の実施例
を示す。

第３図においてインストラクシヨン・メモリ１、アドレ
スパターン発生回路２、データ・パターン発生回路３は
第１図に示したものと同様のものである。プログラム・
カウンタ４は、インストラクシヨン・メモリをアクセス
するメモリ・アドレス６を発生し、制御回路１９からの
制御信号４４が“０”の時は端子２０の動作クロツクに
同期して内容をインクリメントし、゛ビの時は、マルチ
プレクサ１６からのスタート・アドレス４５をロードす
る機能を持ち、出力をメモリ・アドレス６としてインス
トラクシヨン・メモリ１、一致回路Ａｌ７、一致回路Ｂ
ｌ８に印加する。ループメモリ２１は、インストラクシ
ヨン・メモリ１においてアクセスする領域、回数を示す
スタート・アドレス、ストツプ・アドレス、インデツク
ス・データ、スタート・アドレス及びストツプ・アドレ
ス間に他の領域のスタートアドレス、ストツプ・アドレ
スが含まれているか否かを示すループ・データを格納し
、カウンタ２２からのアドレス４６によりアクセスされ
る番地に記憶されているスタート・アドレス４７、スト
ツプ・アドレス４８、インデツクス・データ４９、ルー
プ・データ５０をそれぞれスタート・アドレス・レジス
タＢ２３、ストツプ・アドレス・レジスタＢ２４、イン
デツクス・カウンタＢ２５、ループ・データ・レジスタ
２６に印加する。

カウンタ２２は、ループ・メモリ２１をアクセスするア
ドレス４６を発生し、０Ｒ回路２７からのリクエスト信
号Ｂ５ｌにより内容をインクリメントする。スタート・
アドレス・レジスタＢ２３は０Ｒ回路２８からのリクエ
スト信号Ｂ５ｌによりループ・メモリ２１からのスター
ト・アドレス４７を格納し、それまで格納していたスタ
ート・アドレスＢ５２をスタート・アドレス・レジスタ
Ａ２９及びマルチプレクサ１６に印加する。スタート・
アドレス・レジスタＡ２９は、０Ｒ回路２８からのリク
エスト信号Ａ５３により、スタート・アドレスＢ５２を
格納し、それまで格納されていたスタートアドレスＡ５
４をマルチプレクサ１６に印加する。マルチプレクサ１
６は、プログラム・カウンタのスタート・アドレス４５
としてスタート・アドレスＡ５４，Ｂ５２のどちらかを
使用するかを選択し、制御回路１９からの制御信号５５
力げ０゛の時はスタート・アドレスＡ５４を、゛１″の
時は、スタート・アドレスＢ５２をスタート・アドレス
４５として出力する。

ストツプ・アドレス・レジスタＢ２４は０Ｒ回路２７か
らのリクエスト信号Ｂ５ｌによりループ・メモリ２１か
らのストツプ・アドレス４８を格納し、それまで格納し
ていたストツプ・アドレスＢ５６をストツプ・アドレス
・レジスタＡ３ｌ及び一致回路Ｂｌ８に印加する。スト
ツプ・アドレス・レジスタＡ３ｌは０Ｒ回路２８からの
リクエスト信号Ａ５３により、ストツプ・アドレスＢ５
６を格納し、これまで格納していたストツプ・アドレス
Ａ５７を一致回路Ａｌ８に印加する。一致回路１７は、
メモリ・アドレス６とストツプ・アドレスＢ５６との比
較を行ない、両者が一致した時一致信号Ｂ５８を出力す
る。一致回路１８は、メモリ・アドレス６とストツプ・
アドレスＡ５７との比較を行ない、両者が一致した時一
致信号Ａ５９を出力する。ループ・データ・レジスタ２
５は、スタート・アドレスＢ５２及びストツプ・アドレ
スＢ５６の領域内にスタート・アドレスＡ５４、ストツ
プ・アドレスＡ５７が含まれる事を示すループ・データ
を格納し、０Ｒ回路２７からのリクエスト信号Ｂ５ｌに
よりループ・メモリ２１からのループ・データ５０を格
納し、それまで格納されていたループ・データ６０を制
向１回路１９に印加する。

インデツクス・カウンタ２６は、スタート・アドレスＢ
５２及びストツプ・アドレスＢ５６の領域をアクセスす
る回数を示し、０Ｒ回路２７からのリクエスト信号Ｂ５
ｌによりインデツクス・データ４９を格納し、制御回路
１９からのＤＥＣ信号Ｂ６ｌにより端子２０の動作クロ
ツクに同期してデイクリメント（１減？）を実行し、内
容が”Ｏ”の時ＺＥＲＯ信号Ｂ６２を制御回路１９に印
加する。バツフアレジスタ３２は、０Ｒ回路２８からの
リクエスト信号Ａ５３が得られた時、インデツクス・カ
ウンタＢ２６の内容を格納する。インデツクス・カウン
タ３３は、スタートアドレスＡ５４及びストツプ・アド
レスＡ５７の領域をアクセスする回数を示し、０Ｒ回路
３４からのロード信号６３により、バツフア・レジスタ
３２からのバツフア・データ６４を格納し、制伺回路１
９からのＤＥＣ信号Ａ６５により端子２０の動作クロツ
クに同期してデイクリメントを実行し、内容が００゛の
時ＺＥＲＯ信号Ａ６６を制御回路１９に印加する。０Ｒ
回路２８の出力は遅延回路３５を通じて０Ｒ回路３４に
入力される。

端子３６のロツクは動作開始時ループ・メモリ２１に記
述されているスタート・アドレス、ストツプ・アドレス
、インデツクス・データ、ループ・データを各レジスタ
に格納する為のイニシヤル・クロツクが与えられる。第
４図に制？１１］回路１９の詳細を示す。ＡＮＤ回路７
１は一致信号Ａ５９が得られ、フリツプ・フロツプ２７
がクリアされている時、インデツクス・カウンタＡ３３
がデイクリメントするＤＥＣ信号Ａ６５を発生し、また
０Ｒ回路７３を介して、プログラム・カウンタ４にスタ
ート・アドレス４５をロードする制御信号４４を発生す
る。ＡＮＤ回路７４は一致信号Ｂ５８が得られ、フリツ
プ・フロツプ７５がクリアされている時、インデツクス
・カウンタＢ２６をデイクリメントするＤＥＣ信号Ｂ６
ｌを発生し、また０Ｒ回路７３を介して、プログラム・
カウンタ４にスタート・アドレス４５をロードする制御
信号４４を発生する。フリツプ・フロツプ７２，７５は
先に同期型のセツト・りセツト・フリツプ・フロツプで
あつて、前者は一致信号Ａ５９が得られＺＥＲＯ信号Ａ
６６が６１゛の時ＡＮＤ回路７６を各して端子２０の動
作ク田ンクに同期して、セツトされ、一致信号Ｂ５８が
得られ、フリツプ・フロツプ７５がセツトされていない
時、又はループ・データ６０が”Ｏ″でフリツプ・フロ
ツプ７２がセツトされた時に０Ｒ回路７７を介して端子
２０の動作クロツクに同期してりセツトされる。フリツ
プ・フロツプ７５は一致信号Ｂ５８が得られＺＥＲＯ信
号Ｂ６２が″Ｆ”の時ＡＮＤ回路７８を介して端子２０
の動作クロツクに同期してセツトされ、次の動作クロツ
クによりセツトされる。フリツプ・フロツプ７２からの
出力はＡＮＤ回路７９，８１に印加され、ループ・デー
タ・レジスタ２５からのループ・データ６０が１０１の
時はＡＮＤ回路７９，８２を介して０Ｒ回路２８にリク
エスト信号６８を印加し、ＡＮＤ回路７９、０Ｒ回路８
３、ＡＮＤ回路８６を介して０Ｒ回路２８にリクエスト
信号６７を印加する。

ループ・データ６０が“１゛の時はインバータ８７によ
りＡＮＤ回路７９は禁示され、リクエスト信号６８，６
７は出力されないが、ＡＮＤ回路８１からスタート・ア
ドレス４５としてスタート・アドレス・レジスタＢ２３
からのスタート・アドレスＢ５２を出力する選択信号５
５をマルチプレクサ１６に印加する。フリツプ・フロツ
プ７５からの出力は０Ｒ回路８５、ＡＮＤ回路８６を介
して０Ｒ回路２７にリクエスト信号６７として印加され
る。第５図に第３図に示した試験パターン発生装置を用
いて発生するインストラクシヨン・メモリのアドレスシ
ーケンスの例を示す。最初にＯ番地からａ番地までアク
セスした後に、ａ番地からｂ番地、ｂ番地からｃ番地を
ｎ１回、ｃ番地からｄ番地をそれぞれアクセスし、ａ番
地に戻り上記シーケンスをＮ２回実行する。第６図は第
５図のシーケンスを発生する為にループ・メモリ２１に
記述されるスタート・アドレス、ストツプ・アドレス、
インデツクス・データ、ループ・データを示す。次に第
５図に示したインストラクシヨン・メモリに対するアド
レス・シーケンスを発生する場合を例に第３図に示した
装置の動作を説明する。動作開始前に第６図に示したデ
ータをループ・メモリ２１に転送し、プログラム・カウ
ンタ４｛じＯ″を設定する。動作開始時端子３６にイニ
シヤル・クロツクを２回印加してループ・メモリ２１の
０番地及び１番地内の各データが読み出され、リクエス
ト信号Ａ５３Ｏリクエスト信号Ｂ５ｌによりスタート・
アドレス・レジスタＡ２９にはｂ１スタート・アドレス
・レジスタＢ２３にはａ１ストツプ・アドレス・レジス
タＡ３ｌにはＣ１ストツプ・アドレス・レジスタＢ２４
にはｄ１ループ・データ・レジスタ２５には６１″、イ
ンデツクス・カウンタＢ２６にはＮ２−２、バツフア・
レジスタ３２にはｎｌ−２、インデツクス・カウンタＡ
３３にはｎ１−２がそれぞれ設定される。次に端子２０
と動作クロツクが印加されるとプログラム・カウンタ４
は動作クロツクに同期して、制御信号４４が６０″の期
間インクリメントを実行する。次にプログラム・カウン
タ４からのメモリ・アドレス６がストツプ・アドレス・
レジスタＡ３ｌに格納されているストツプ・アドレスｃ
と一致した時、一致回路Ａｌ８からの一致信号Ａ５９が
ＡＮＤ回路７１に印加される。この時ＡＮＤ回路７１は
フリツプ・フロツプ７２がセツトされていない為、一致
信号をプログラム・カウンタ４の制御信号４４とし、ま
たインデツクス・カウンタＡ３３のＤＥＣ信号Ａ６５と
してそれぞれ出力する。制御信号４４により、マルチプ
レクサを介してスタート・アドレス・レジスタＡ２９に
格納されているスタート・アドレスｂをプログラム・カ
ウンタ４にロードする。

プログラム・カウンタ４にアドレスｂが設定されるとメ
モリ・アドレス６はｂとなり一致回路Ａｌ８からの一致
信夛Ａ５９は゛０゛となる為、制御信号４４も゛０゛に
なり、プログラム・カウンタ４はインクリメントを行な
う。一方、一致が得られた時ＡＮＤ回路７１から印加さ
れるＤＥＣ信号Ａ６５によりインデツクス・カウンタＡ
３３は動作クロツクに同期してデイクリメントを行なう
。次にインデツクス・カウンタＡ３３の内容が６０″と
なりＺＥＲＯ信号Ａ６６が制御回路１９に印加され、メ
モリ・アドレス６がストツプ・アドレスｃと等しく一致
信号Ａ５９が得られた時、プログラム・カウンタ４は、
ＡＮＤ回路７１、０Ｒ回路７３を介して印加される制（
財）信号４４によりスタート・アドレスｂがロードされ
る。

一方フリツプ・フロツプ７２はＡＮＤ回路７６を介して
セツトされる。又、ＡＮＤ回路７６からのデータはバツ
フア・ロード信号６９として０Ｒ回路３４に印加され、
バツフア・レジスタ３２に格納されているデータｎ１−
２が、インデツクス・カウンタ３３にロードされる。フ
リツプ・フロツプ７２のＱ端子は、ＡＮＤ回路７９，８
１，Ｑ端子はＡＮＤ回路７１に接続されており、ＡＮＤ
回路７１では、以後の一致信号Ａ５９が禁示される。

従つて、プログラム・カウンタ４からのメモリ・アドレ
スはｃ番地の次にｂ＋１番地に進む。ＡＮＤ回路８１は
フリツプ・フロツプ７２が設定されるとループ・データ
・レジスタ２５からのループ・データ６０が”１゛であ
る為、マルチプレクサ１６にスタート・アドレスａを選
択する制御信号５５を印加する。以上の動作によりｂ番
地からｃ番地までのアドレスをｎ１回発生する。次にメ
モリ・アドレス６がストツプ・アドレスｄと一致した時
、一致信号Ｂ５８が尋られる。

致信号Ｂ５８が得られるとＡＮＤ回路７４、０Ｒ回路７
３を介してプログラム・カウンタ４に匍］御信号４４が
印加され、プログラム・カウンタ４にはＡＮＤ回路８１
からの選択信号５５により、選択されたスタート・アド
レスａがロードされる。一方ＡＮＤ回路７４からの信号
を０Ｒ回路７７を介してフリツプ・フロツプ７２のＲ端
子に供給しており、一致信号Ｂ５？３が得られた次の動
作クロツクでフリツプ・フロツプ７２はクリアされる。
フリツプ・フロツプ７２がクリアされるとＡＮＤ回路８
１からの制御信号５５は”０゛となり、スタート・アド
レス４５としてスタート・アドレスレジスタＡ２９のア
ドレスｂが選択される。又、ＡＮＤ回路７４からの出力
は、インデツクス・カウンタＢ２６にＤＥＣ信号Ｂ６ｌ
として印加され、インデツクス・カウンタＢ２６はこの
信号により動作クロツクに同期してデイクリメントを行
なう。一方、プログラム・カウンタ４はａ番地が設定さ
れるとメモリ・アドレス６がａ番地になる為、ＤＥＣ信
号Ｂ６ｌ、制御信号４４は１０゛となる。制御信号４４
が１０゛になるとプログラム・カウンタ４はａ番地から
インクリメントを行なう。上記動作を繰り返しインデツ
クス・カウンタＢ２６の内容力げ０１となりＺＥＲＯ信
号Ｂ６２が印加され、メモリ・アドレス６がストツプ・
アドレスｄと等しく一致信号Ｂ５８が得られた時、プロ
グラム・カウンタ４はＡＮＤ回路７４、０Ｒ回路７３を
介して印加される制御信号４４によりスタート・アドレ
スａがロードされる。一方フリツプ・フロツプ７５はＡ
ＮＤ回路７８を介して、動作クロツクのタイミングでセ
ツトされ、次の動作クロツクでりセツトされる。フリツ
プ・フロツプ７５の出力は０Ｒ回路８５、ＡＮＤ回路８
６を介して、リクエスト信号６７として出力される。リ
クエスト信号６７が出力されると、０Ｒ回路２７からの
リクエスト信号Ｂ５ｌによりスタート・アドレス・レジ
スタＢ２３、ストツプ・アドレス・レジスタＢ２４、ル
ープ・データ・レジスタ２５、インデツクス・カウンタ
Ｂ２６には、ループ・メモリ２１の２番地に記述されて
いる新しいデータがロードされ、カウンタ２２はインク
リメントする事により次のアドレスを示す。次にメモリ
・アドレス６がストツプ・アドレスｃと一致してフリッ
プ・フロツプ７２がセツトされた場合、前期動作により
ループ・データ６０が゛０゛に設定される為、ＡＮＤ回
路８１は禁示されマルチプレクサ１６の選択信号５５は
、禁示される。

一方、ＡＮＤ回路７９はループ・データ６０の反転デー
タが印加されている為、フリツプ・フロツプ７２のデー
タは０Ｒ回路７７，８５、ＡＮＤ回路８２に印加される
。０Ｒ回路７７からの信号はフリツプ・フロツプ７２の
Ｒ端子に印加されており、次の動作クロツクでフリツプ
・フロツプ７２はクリアされる。

０Ｒ回路８５の出力はＡＮＤ回路８６に印加されており
、ＡＮＤ回路８２，８６からはリクエスト信号６８，６
７が発生する。

リクエスト信号６８，６７が出力されると、０Ｒ回路２
８，２７からのリクエスト信号Ａ５３、リクエスト信号
Ｂ５ｌによりスタート・アドレス・レジスタＡ２９には
スタート・アドレス・レジスタＢ２３、ストツプ・アド
レス・レジスタＡ３ｌにはストツプ・アドレス・レジス
タＢ２４、インデツクス・カウンタＡ３３及びバツフア
・レジスタ３２にはインデツクス・カウンタＢ２６の各
内容、つまりループ・メモリ２１の２番地のデータがそ
れぞれロードされ、スタート・アドレス・レジスタＢ２
３、ストツプ・アドレス・レジスタＢ２４、インデツク
ス・カウンタＢ２６、ループ・データ・レジスタ２５に
はループ・メモリ２１の３番地のデータが新しくロード
される。

一方、プログラム・カウンタ４は一致信号Ａ５９が得ら
れた次の動作タロツクにより前期の書き換え、前のスタ
ート・アドレスｂがロードされ、次のクロツクからイン
タリメントを行なう。この様にして、この実施例のパタ
ーン発生装置は２組のスタート・アドレス、ストツプ・
アドレス、インデツタス・データを格納するレジスタを
持ち、プログラム・カウンタ４からのメモリ・アドレン
とストツプ・アドレスとが一致した時、対になるスター
ト・アドレスをプログラム・カウンタ４に設定する動作
をインデツクス・データに示された回数実行する回路を
２組持ち、ループ・データにより多屯ループを可能とす
ると同時に不要となつたスタート・アドレス、ストツプ
・アドレス、インデツクス・データ、ループ・データを
それらを格納するメモリからのデータに書き換える事に
より、次々と複数ループを持つアドレス・シーケンスを
発生する。

この様に、この発明のパターン発生装置ではループを持
つアドレス・シーケンスを発生する場合は、通常インク
リメント動作を行なうプログラム・カウンタとプログラ
ム・カウンタからのメモリ・アドレスとストツプ・アド
レス・レジスタからのストツプ・アドレスが一致した時
にスタート・アドレス・レジスタからのスタート・アド
レスをプログラム・カウンタにロードする事により行な
われ、かつ複数回のこれらの動作を実行後、スタート・
アドレス、ストツプアドレスを新しくする為に、動作周
期内でのメモリのアクセスは不要となり高速動作を実現
する事ができる。

【図面の簡単な説明】

第１図は従来のパターン発生装置を示すプロツク図、第
２図はギヤロツピング・パターンのシーケンスを示す図
、第３図はこの発明による試１験パターン発生装置の実
施例を示すプロツク図、第４図は制御回路１９の詳細例
を示す論理回路図、第５図は試験パターンのシーケンス
の例を示す図、第６図はループ・メモリの内容を示す図
である。１：インストラクシヨン・メモリ、２・・・アドレス発
生回路、３：データ発生回路、４：プログラム・カウン
タ、１５：被試験メモＩ八１６：マルチプレクサ、１
７，１８：ー致回路、１９：制（財）回路、２１：ルー
プ・メモリ、２２：カウンタ、２３，２９：スタート・
アドレス・レジスタ、２４，３１：ストツプ・アドレス
・レジスタ、２５：ループ・データ・レジスタ、２６，
３３：インデツクス・カウンタ。

Claims

【特許請求の範囲】

１動作時発生する試験パターンを記述したマイクロ・
プログラムを格納するインストラクション・メモリと、
そのインストラクション・メモリをアクセスするアドレ
スを指示するプログラムカウンタと、そのプログラムカ
ウンタからのアドレスによりアクセスされた命令を解読
、実行する事により被試験メモリに印加する試験パター
ンを発生するアドレス発生回路及びデータ発生回路と、
上記インストラクション・メモリのアクセスする領域、
回数を示すスタートアドレス、ストップアドレス、イン
デックス・データの複数組を格納するループメモリと、
そのループメモリからのスタートアドレス、ストップア
ドレス、インデックス・データを格納する複数組のレジ
スタ群と、そのレジスタ群からのストップアドレスと上
記プログラムカウンタからのアドレスとを比較する複数
の一致回路と、これ等一致回路から一致信号が得られた
時、その時のストップアドレスに対応するスタートアド
レスを上記プログラムカウンタに設定する制御部、上記
動作を対応するインデックス・データを格納するレジス
タにより示された回数実行する制御部、及び上記プログ
ラムカウンタが動作中に不要となつたスタートアドレス
、ストップアドレス、インデックス・データを格納する
レジスタの内容を上記ループメモリからのスタートアド
レス、ストップアドレス、インデックス・データに変更
する制御部を含む制御回路とを具備する試験用パターン
発生装置。