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HINTERGRUND
DER ERFINDUNG
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1. Gebiet
der Erfindung
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Die
vorliegende Erfindung betrifft allgemein ferroelektrische Speicher
und insbesondere solche Speicher, die Speicherzellen umfassen, welche
ferroelektrische Kondensatoren umfassen und in Reihen und Spalten
angeordnet sind, um eine regelmäßige Schaltanordnung
zu bilden.
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2. Darstellung
des Problems
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Es
ist wohlbekannt, daß ferroelektrische
Materialien fähig
sind, eine Polarisation, welche verwendet werden kann, um Informationen
in einem nichtflüchtigen
Speicher zu speichern, zu bewahren. Zum Beispiel, falls ein ausreichend
starkes elektrisches Feld oder eine ausreichend starke Spannung über einen
ferroelektrischen Kondensator angelegt wird, bleibt eine Polarisation
in Richtung des Feldes erhalten, wenn die Spannung entfernt wird.
Falls das Feld dann über
denselben Kondensator in entgegengesetzter Richtung angelegt wird,
schaltet das ferroelektrische Material um, und wenn das Feld entfernt wird,
bleibt eine Polarisation in der entgegengesetzten Richtung erhalten.
Elektronische Schaltungen sind ausgelegt worden, um die Polarisation
in die eine Richtung mit einem digitalen Status logisch "1" zu assoziieren und die Polarisation
in die entgegengesetzte Richtung mit einem Status logisch "0". Siehe beispielsweise die Schaltungen,
die in dem US-Patent 2,876,436, ausgegeben am 3. März 1959 an
J.R Anderson, beschrieben sind. Wie andere integrierte Speicherschaltungen
umfassen diese Schaltungen Speicherzellen, die in Reihen und Spalten
angeordnet sind, wobei jede Speicherzelle zumindest einen Schalter
umfaßt,
einen Kondensator mit einem Paar von Elektroden, und der Speicher
ebenfalls Plattenleitungen, manchmal Treiberleitungen genannt, umfaßt, die
mit einer Elektrode des Kondensators in jeder Zelle verbunden sind,
und Bitleitungen, die mit der anderen Elektrode des Kondensators durch
den Schalter hindurch verbunden sind. In dieser Offenbarung sollten
wir auf die "Plattenleitung" als "Treiberleitung" verweisen wie es
manchmal in dem Stand der Technik getan wird. In dem oben erwähnten Anderson-Patent ist der Schalter
eine Diode. Wie in der Technik bekannt, kann der Schalter ein Transistor
sein, welcher ein Gatter, eine Source and einen Drain aufweist,
und umfaßt
der Speicher Wortleitungen, die mit dem Steuergatter des Transistors verbunden
sind. Siehe beispielsweise US-Patent 4,873,664, ausgegeben am 10.
Oktober 1989 an S. Sheffield Eaton, Jr. Der Transistor verhält sich
durch sein Gatter gesteuert wie ein Schalter, um den Kondensator
mit der Bitleitung zu verbinden. Information wird in die Speicherzelle
geschrieben durch Aufbringen entweder einer hohen Spannung oder
einer niedrigen Spannung auf der Bitleitung, Einschalten des Transistors,
um die Biteitung mit dem Kondensator zu verbinden, und Anbringen
einer vorbestimmten Spannung zwischen der hohen Spannung und der niedrigen
Spannung auf der Treiberleitung. Die hohe Spannung verursacht, daß die Speicherzelle
den einen Polarisationszustand annimmt, und die niedrige Spannung
verursacht, daß die
Speicherzelle den entgegengesetzten Polarisationszustand annimmt.
Die Speicherzelle wird gelesen durch Hervorrufen einer Spannungsdifferenz
zwischen der Bitleitung und der Treiberleitung, und durch Verbinden
der Bitleitung mit dem Kondensator über den Transistor. Falls der
ferroelektrische Zustand sich aufgrund einer angelegten Spannung ändert, wird
die Bitleitung eine erste Spannung annehmen und falls der ferroelektrische
Zustand sich nicht umschaltet, wird dann die Bitleitung eine zweite
Spannung annehmen. Die Spannung der Bitleitung wird verglichen mit
einer Referenzspannung, die etwa halbwegs zwischen der ersten und der
zweiten Spannung liegt; falls die Spannung der Bitleitung unterhalb
der Referenzspannung liegt, treibt ein Richtungsverstärker eine
Ausgabe niedrig, und falls die Spannung der Bitleitung oberhalb
der Referenzspannung liegt, treibt ein Richtungsverstärker einen
Ausgang hoch. Auf diesem Wege bestimmt der Zustand des ferroelektrischen
Kondensators vor dem Ablesen den Ausgabezustand, wenn die Zelle abgelesen
wird.
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In
dem oben beschriebenen Speicher und in anderen ähnlichen herkömmlichen
ferroelektrischen Speichern wird die Treiberleitung gepulst. Die
Treiberleitung, die relativ lang und mit den Elektroden von vielen
Kondensatoren verbunden sein kann, hat eine hohe Kapazität. Folglich
dauert es relativ lang, bis die Spannung zu ihrem vollen Wert angestiegen ist,
mit dem Ergebnis, daß die
Zeit zum Lesen und zum Schreiben auf den Speicher lang ist. Um die
Lese- und Schreib-Prozesse zu beschleunigen, sind ferroelektrische
Speicher entwickelt worden, in welchen die Treiberleitung nicht
gepulst wird. Siehe Hiroki Koike et al., "A 60-ns 1-Mb Nonvolatile Ferroelectric Memory
With A Nondriven Cell Plate Line Write/Read Scheme, IEEE Journal
of Solid State Circuits, Vol. 31, No. 11, November 1996. Eine andere Lösung war,
die Treiberleitung parallel zu der Bitleitung anzuordnen, so daß nur ein
Kondensator zur Zeit gepulst wird. Siehe die Ausführungsform
der 6 in dem oben erwähnten Eaton, Jr.-Patent. Segmentierte
Treiberleitungen sind ebenfalls vorgeschlagen worden, um den Zyklus
der Treiberleitung zu beschleunigen und Energie zu reduzieren. Siehe US-Patent Nr.
5,598,366. Jedoch sind alle diese Speicher wegen signifikanter Störungsprobleme nicht
erfolgreich gewesen. "Störung" ist ein problematisches
Kennzeichen der meisten ferroelektrischen Speicher des Standes der
Technik, in welchen "Stör"-Spannungen, üblicherweise
mit geringer Amplitude, auf nicht vermeidbare Weise an Speicherzellen,
auf die kein Zugriff erfolgt, angelegt werden, wobei diese Spannungen
den Zustand des Speichers ändern
können
und daher zu fehlerhaften abgelesenen Werten führen können. Zum Beispiel ist in der Quelle
Koike et al. erklärt,
daß die
Ableitung von der Bitleitung und der Treiberleitung zu den Knoten
eines Kondensators, auf den nicht zugegriffen wird, die Daten. zerstören kann.
Dieses Problem wird gelöst durch
ein Kompensationsschema, welches dem Speicher Komplexität hinzufügt und ihn
verlangsamt. Folglich hatte das Störproblem entweder zur Folge, daß Speicher
komplexer und langsamer gemacht wurden, um die Störung zu
beheben, wie in der Quelle Koike et al., oder daß das Design zu unzuverlässig wurde,
um erfolgreich zu sein, wie in dem Eaton, Jr.-Patent. Überdies
bleiben die Anforderungen an die durchschnittliche Leistung solcher
Zellen ziemlich hoch.
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Bis
vor Kurzem tendierten alle ferroelektrischen Materialien im Zeitablauf
dazu, zu ermüden und
die Schaltungsladung verringerte sich auf einen Punkt, wo die Zelle
nicht länger
gelesen werden konnte. Vor etwa zehn Jahren wurde eine Klasse von Materialien,
die hier geschichtete Übergitterverbunde genannt
werden, entdeckt, die nicht ermüden.
Jedoch, während
die Schaltungsladung relativ stabil bleibt in diesen Materialien,
altern diese Materialien dennoch, d. h. die Höhe der ersten und zweiten Spannungen
hängt im
allgemeinen von der Historie der Speicherzelle ab. Zum Beispiel
werden abhängig von
der Historie beide, die erste und zweite Spannung, bei einem Lesen
einer spezifischen Zelle um einen Faktor von einigen Volts von der
ersten und der zweiten Spannung eines späteren Abtastwertes derselben
Zelle abweichen; oder kann sich die Hysteresekurve mit der Zeit
in der Größe von Millisekunden aufgrund
der Neuordnung der Ladung innerhalb des Kondensators verschieben.
Folglich, obwohl die Referenzspannung zwischen der ersten und der
zweiten Spannung für
einen Abtastwert liegen wird, können
bei einem späteren
Lesevorgang beide, die erste und die zweite Spannung, oberhalb der
Referenzspannung liegen. Daraus folgt im allgemeinen ein fehlerhaftes
Lesen der Speicherzelle. Folglich sind diese Speicher nicht "zuverlässig", da die abgelesenen
oder abgetasteten Meßwerte
der Daten relativ unzuverlässig
sind.
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Eine
typische Lösung
für das
oben erwähnte Problem
ist offenbart in US Patent 4,888,733, ausgegeben am 19. Dezember
1989 an Kenneth J. Mobley. Der Speicher, der in dem Mobley- Patent offenbart
ist, isoliert den ferroelektrischen Kondensator mit zwei Transistoren,
was das Stör-Problem
verhindert. Es pulst ebenfalls den ferroelektrischen Kondensator
in eine Richtung und speichert die entwickelte Ladung auf einem
ersten temporären
Speicherkondensator, pulst den ferroelektrischen Kondensator in
der entgegengesetzten Richtung und speichert die entwickelte Ladung
auf einem zweiten temporären
Speicherkondensator und vergleicht dann die gespeicherten Ladungen
auf den zwei Speicherkondensatoren. Folglich vergleicht dieser Speicher
im wesentlichen zwei Zustände
desselben Kondensators, die einer nach dem anderen in einem Zeitintervall
genommen wurden, das zu kurz ist für das Altern oder für andere stattgefundene Änderungen,
welches das Alterungsproblem verhindert. Jedoch verdreifacht diese
Lösung
die Länge
an Zeit, die es dauert, einen Speicher zu lesen; folglich ist dieser
Speicher nicht wettbewerbsfähig
mit Speichern nach dem Stand der Technik, welche eine schnelle Lesezeit
erfordern. Des weiteren sind die zusätzlichen temporären Speicherkondensatoren
lineare Kondensatoren, welche wesentlichen zusätzlichen Raum in dem Speicher
einnehmen, so ist ein Speicher gemäß des Mobley-Design relativ
wuchtig und in einem Speicher-Markt, wo Speicherchips zunehmend
kompakt sind, nicht wettbewerbsfähig.
Es gibt viele andere Multikondensator/Multitransistor-Ferroelektrospeicher,
die vorgeschlagen wurden, um die oben erwähnten Probleme zu lösen, von
denen einige in kommerzielle Produkte eingearbeitet wurden. Alle
von ihnen sind sowohl um ein Vielfaches kompakter und langsamer
als herkömmliche
DRAMs.
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Die
oben erwähnten
Probleme, speziell das Alterungsproblem und das "Stör"-Problem, sind besonders
schwerwiegend in den schnellsten und engmaschigsten Speicherarchitekturen.
Folglich sind bis heute kommerzielle Anwendungen von ferroelektrischen
Speichern begrenzt auf relativ langsame und wuchtige Architekturen
wie das Mobley-Design. Es wäre
sehr wünschenswert,
eine ferroelektrische Speicherarchitektur zu haben, die schneller
und weniger wuchtig wäre
als das Mobley-Design, aber nicht dem "Stör"-Problem unterliegen
würde.
Ein solches Speicherdesign, das außerdem das Alterungsproblem
verhindern würde,
würde ein
wesentlicher Fortschritt der Technik sein.
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LÖSUNG
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Die
Erfindung löst
die oben erwähnten
Probleme, wie auch andere Probleme des Standes der Technik durch
Bereitstellen eines ferroelektrischen Speichers, in welchem jede
Speicherzelle individuell ausgesucht werden kann, ohne mit einer
anderen Speicherzelle elektrisch verbunden zu sein. Dadurch wird
jegliche Stör-Möglichkeit
ausgeschlossen.
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Die
Erfindung stellt außerdem
eine Speicherzelle zur Verfügung,
in welcher die ferroelektrischen Elemente Kondensatoren sind, wobei
die Speicherzelle gelesen werden kann, ohne die ferroelektrischen
Kondensatoren umzuschalten.
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Die
Erfindung stellt außerdem
einen ferroelektrischen Speicher zu Verfügung, der einen neuartigen
Treiber für
die Bitleitung hat, welcher die Bitleitung auf eine Spannung von
einem Volt oder weniger steuert und vorzugsweise auf weniger als
ein halbes Volt.
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Die
Erfindung stellt außerdem
einen ferroelektrischen Speicher zur Verfügung, der einen neuartigen
Leseverstärker
aufweist, wobei der Leseverstärker
drei Bitleitungseingänge
aufweist, wobei zwei davon Eingänge
von Dummy-Bitleitungen sind.
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Die
Erfindung stellt des weiteren einen ferroelektrischen Speicher zur
Verfügung,
in welchem die Bitleitungen partitioniert sind.
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Die
Erfindung stellt einen ferroelektrischen, nicht flüchtigen
Speicher zur Verfügung,
der aufweist: eine Vielzahl von Paaren aus parallelen Bitleitungen, eine
Vielzahl von Treiberleitungen parallel zu den Bitleitungen, eine
Wortleitung senkrecht zu den Bitleitungspaaren und den Treiberleitungen
und eine Vielzahl von Speicherzellen, wobei jeder Speicherzelle eines
der Paare der Bitleitungen und eine der Treiberleitungen zugeordnet
ist, wobei jede Speicherzelle umfaßt: einen ersten ferroelektrischen
Kondensator mit einer ersten Elektrode und einer zweiten Elektrode,
einen zweiten ferroelektrischen Kondensator mit einer ersten Elektrode
und einer zweiten Elektrode, einen ersten Transistor mit einem Gatter,
und einen zweiten Transistor mit einem Gatter; wobei in jeder der
Speicherzellen der erste Transistor zwischen die erste Elektrode
des ersten Kondensators und eine der Bitleitungen in dem zugeordneten
Bitleitungspaar geschaltet ist und der zweite Transistor zwischen
die erste Elektrode des zweiten Kondensators und die andere der
Bitleitungen in dem zugeordneten Bitleitungspaar geschaltet ist,
und die Gatter des ersten und zweiten Transistors mit der Wortleitung
verbunden sind, wobei der Speicher weiterhin aufweist: einen Treiberleitungs-Transistor,
der jeder der Treiberleitungen zugewiesen ist, wobei der Treiberleitungs-Transistor
ein Gatter umfaßt,
wobei jede der Treiberleitungen mit der zweiten Elektrode des ersten
und zweiten ferroelektri schen Kondensators in der Speicherzelle,
die der Treiberleitung zugewiesen ist, über den Treiberleitungs-Transistor
verbunden ist, wobei jede der Treiberleitungen mit zwei oder weniger
der Speicherzellen verbunden ist; und wobei das Gatter des Treiberleitungs-Transistors
mit der Wortleitung verbunden ist. Vorzugsweise sind die Speicherzellen
in Reihen parallel zu den Wortleitungen und in Spalten parallel
zu den Bitleitungen und den Treiberleitungen angeordnet und ist
jeder der Treiberleitungen mit der zweiten Elektrode des ersten Kondensators
und der zweiten Elektrode des zweiten Kondensators in nur einer
der Speicherzellen in einer Reihe aus Speicherzellen verbunden.
Vorzugsweise ist eine der Treiberleitungen mit jeder der Zellen
verbunden und befindet sich die Treiberleitung zwischen den Bitleitungen
in dem Bitleitungspaar, welches der Zelle zugeordnet ist, der die
Treiberleitung zugeordnet ist. Vorzugsweise sind die Speicherzellen
in Reihen parallel zu den Wortleitungen und in Spalten parallel
zu den Bitleitungen und den Treiberleitungen angeordnet und ist
jede der Treiberleitungen mit der zweiten Elektrode des ersten Kondensators
und der zweiten Elektrode des zweiten Kondensators in zwei der Speicherzellen
in einer Reihe von Speicherzellen verbunden. Vorzugsweise befindet
sich die Treiberleitung zwischen den beiden Zellen. Vorzugsweise sind
die Bitleitungen komplementär
und ist jede der Speicherzellen eine Ein-Bit-Speicherzelle. Vorzugsweise ist einer
der Kondensatoren ein ferroelektrischer Dummy-Kondensator und ist die Bitleitung,
die mit dem ferroelektrischen Dummy-Kondensator verbunden ist, eine
Dummy-Bitleitung. Vorzugsweise sind die Bitleitungen höchstrangige
Bitleitungen und gibt es eine Vielzahl von Speicherzellen, die in
eine erste Gruppe und in eine zweite Gruppe aufgeteilt sind, wobei
der Speicher weiter einen Transistor zum Auswählen einer ersten Gruppe mit
einem Gatter, einen Transistor zum Auswählen einer zweiten Gruppe mit
einem Gatter, eine Auswahlleitung für die erste Gruppe, eine Auswahlleitung
für die
zweite Gruppe, eine erste zweitrangige Bitleitung und eine zweite zweitrangige
Bitleitung umfaßt,
und bei dem der Transistor zum Auswählen einer ersten Gruppe zwischen
die höchstrangige
Bitleitung und die erste zweitrangige Bitleitung geschaltet ist,
wobei der Transistor zum Auswählen
der zweiten Gruppe zwischen die höchstrangige Bitleitung und
die zweite zweitrangige Bitleitung geschaltet ist, wobei die Auswahlleitung
für die
erste Gruppe mit dem Gatter des Transistors zum Auswählen der
ersten Gruppe verbunden ist und die Auswahlleitung für die zweite
Gruppe mit dem Gatter des Transistors zum Auswählen der zweiten Gruppe verbunden
ist. Vorzugsweise umfaßt der
Speicher weiterhin eine Treiberschaltung für die Bitleitung zum Treiben
der Bitleitung auf eine Spannung, die ein Drittel oder weniger der
oberen Spannung des Speichers beträgt. Vorzugsweise ist jede der
Speicherzellen eine Zwei-Bit-Speicherzelle.
Vorzugsweise ist einer der Kondensatoren ein ferroelektrischer Dummy- Kondensator und ist
die mit dem ferroelektrischen Dummy-Kondensator verbundene Bitleitung
eine Dummy-Bitleitung.
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Die
Erfindung stellt das erste Mal einen ferroelektrischen, nichtflüchtigen
Speicher zur Verfügung, der
wettbewerbsfähig
ist mit DRAMs und SRAMs hinsichtlich Geschwindigkeit, Zuverlässigkeit
und Kompaktheit. Eine Vielzahl von andern Kennzeichen, Aufgaben
und Vorteile der Erfindung werden aus der folgenden Beschreibung,
wenn im Zusammenhang mit den begleitenden Zeichnungen gelesen, ersichtlich werden.
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KURZE BESCHREIBUNG DER
ZEICHNUNGEN
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1 ist
eine Darstellung einer elektrischen Schaltung einer Speicherzelle,
welche drei Transistoren und zwei Kondensatoren entsprechend einer
bevorzugten Ausführungsform
der Erfindung aufweist;
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2 ist
eine Darstellung einer Schaltung, die zwei Ausführungsformen einer Speicherzellenanordnung
entsprechend der Erfindung darstellt;
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3 ist
eine Darstellung einer elektrischen Schaltung, die im Detail eine
Dummy-Speicherzelle entsprechend
der Erfindung zeigt;
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4 ist
eine Darstellung einer Schaltung, die die Verbindungen mit dem Leseverstärker nach einer
bevorzugten Ausführungsform
der Erfindung zeigt;
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5 ist
eine Darstellung einer Schaltung, die die Verbindungen mit dem Leseverstärker nach einer
anderen bevorzugten Ausführungsform
der Erfindung zeigt;
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6 zeigt
eine exemplarische Ausführungsform
eines Speichers, in welchem die Erfindung eingebaut ist;
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7 ist
eine Darstellung einer elektrischen Schaltung nach einer alternativen
bevorzugten Ausführungsform
einer Speicherzelle entsprechend der Erfindung;
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8 ist
eine Darstellung einer elektrischen Schaltung einer alternativen
bevorzugten Ausführungsform
einer Dummy-Speicherzelle entsprechend der Erfindung;
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9 ist
eine Darstellung einer elektrischen Schaltung, die zwei Ausführungsformen
einer Schaltung für
einen Bitleitungstreiber für
die Lesefunktion entsprechend einer bevorzugten Ausführungsform der
Erfindung zeigt,
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10 ist
ein Zeitdiagramm für
die Schaltung nach 9;
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11 zeigt
eine exemplarische Hysteresekurve für ein ferroelektrisches Material,
die die Kennzeichen der bevorzugten Ausführungsform der Lesefunktion
entsprechend der Erfindung darstellt;
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12 ist
ein Abschnitt einer partitionierten Speicherzellenanordnung entsprechend
einer bevorzugten Ausführungsform
der Erfindung;
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13 ist
eine Darstellung einer elektrischen Schaltung einer alternativen
bevorzugten Ausführungsform
eines Abschnitts einer Speicheranordnung, welche eine Zwei-Bit-4C/5T-Speicherzelle aufweist;
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14 ist
eine Darstellung einer elektrischen Schaltung nach einer anderen
alternativen bevorzugten Ausführungsform
eines Abschnitts einer Speicheranordnung, welcher dieselbe ist wie
die Anordnung von 13. außer daß die Treiberleitung zwischen
den Paaren von Bitleitungen angeordnet ist;
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15 ist
eine Darstellung einer elektrischen Schaltung nach einer anderen
bevorzugten Ausführungsform
eines Abschnitts einer Speicheranordnung, die ähnlich ist mit der der 13,
außer daß sie eine
Dummy-Bitleitung und einen Kondensator aufweist; und
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16 ist
eine Darstellung einer elektrischen Schaltung, die eine bevorzugte
Ausführungsform
des Leseverstärkers
von 5 darstellt.
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DETAILLIERTE BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Die
Aufmerksamkeit kurz auf 6 lenkend wird ein Speicher 436 entsprechend
der Erfindung gezeigt. Eine Speicheradresse wird an die Eingänge 438 angelegt,
dekodiert in Steuerlogik 480, Dekodierer 441 und
Multiplexer 478, um eine spezielle Speicherzelle in der
Anordnung 445 anzusprechen, wie in der Adresse angezeigt.
Signale entsprechend der einkommenden Daten auf der Leitung 435 werden
an die angesprochene Zelle über
IO Transceiver 479 und Multiplexer 478 angelegt,
um in die Zelle zu schreiben, und Leseverstärker und IO Transceiver 479 tatstet
Ausgangsdaten von der angesprochenen Zelle ab und gibt sie auf Leitung 435 aus.
Der Signalerzeuger 480 erzeugt bestimmte Zeitgebungssignale,
um den Speicher zu betreiben, und legt sie an den Dekodierer 441,
den Leseverstärker
und IO Transceiver 479 und Multiplexer 478 an.
Die Erfindung betrifft neuartige Strukturen von Speicherzellen und
Dummy-Zellen in einer Anordnung 445 wie in den 1–3, 7 und 7 gezeigt,
Leseverstärkerstrukturen,
wie in den 4 und 5 gezeigt,
einen Bitleitungs-Treiber, der in 9 gezeigt ist
und eine Anordnungsstruktur, die in 12 gezeigt
ist, welche individuell und in Kombination in einem komplexen, schnellen,
zuverlässigen
und energieeffizienten Speicher resultieren, ein Zeitdiagramm für die Schaltung
nach 9 ist in 10 illustriert und
eine Hysteresekurve in 11.
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Hier
entspricht eine "Spannungsleitung" im allgemeinen einer
Bitleitung, einer Wortleitung, einer Treiberleitung oder einer anderen
Spannungsquelle, oder einer Spannungssenke; der Begriff "Trinionzelle" entspricht im allgemeinen
einer Speicherzelle, die drei Transistoren und zwei Kondensatoren
aufweist oder anders gesagt einer 3T/2C-Zellenkonfiguration. Hier
bezieht sich der Begriff "Quelle/Drain"-Pfad, da bezogen
auf einen Transistor, auf den leitfähigen Pfad durch einen Feldeffekttransistor
(FET), einen anderen Typ von Transistor oder ein anderes Schaltelement,
dessen Pfad entweder leitend oder nicht leitend sein kann in Abhängigkeit
von dem Zustand des Gatters oder eines anderen Kontrollmechanismus
für das
Schaltelement. Hierin ist, wenn eine Richtung im Zusammenhang mit
einer Querschnittsansicht eines Wafers disutiert wird, die Silikonschicht
im allgemeinen "unten" an und eine Metallschicht
im allgemeinen "oben" an einer solchen
Darstellung. Folglich entspricht ein Verweis auf eine erste Komponente,
die "oberhalb" einer zweiten Komponente
plaziert ist, im allgemeinen, daß die zweite Komponente näher an der
Silikonschicht ist als die erste Komponente. Dementsprechend entspricht
die "Aufwärts"-Richtung einer Richtung,
welche von der Silikonschicht zu der Metallschicht führt.
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1 ist
eine Darstellung einer elektrischen Schaltung einer Speicherzelle 100 gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung. Die Speicherzelle 100 umfaßt einen
ersten ferroelektrischen Kondensator 106, einen zweiten
ferroelektrischen Kondensator 108, und Transistoren 105, 107 und 109.
Die Zelle 100 ist verbunden mit einer Anordnung 445 (6)
via die Wortleitung 101, ein Bitleitungs-Paar umfassend
die Bitleitungen 102 und 104, und eine Treiberleitung 103.
Die Gatter 123, 128 und 136 der Transistoren 105, 107 und 109 sind
mit der Wortleitung 101 verbunden. Einer von Source/Drain
des Transistors 105 ist verbunden mit der Bitleitung 102 am
Knoten 113 und der andere von Soruce/Drain des Transistors 105 ist
verbunden mit einer ersten oder unteren Elektrode 126 des
Kondensators 106. Die zweite oder obere Elektrode 125 des Kondensators 106 ist
verbunden mit dem Knoten 110, welcher ebenfalls verbunden
ist mit einem von Source/Drain 127 des Transistors 107 und
der zweiten oder oberen Elektrode 133 des Kondensators 108.
Der andere von Source/Drain 129 des Transistors 107 ist
verbunden mit der Treiberleitung 103 am Knoten 111.
Die erste oder untere Elektrode 134 des Kondensators 108 ist
verbunden mit einem von Source/Drain des Transistors 109,
und der andere von Source/Drain 138 des Transistors 109 ist
verbunden mit der Bitleitung 104 am Knoten 112.
Wir werden auf den Transistor 107 als der "Treiberleitungs-Transistor" hinweisen. In dieser
Offenbarung ist dieser Transistor Teil der Zelle 100.
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Ein
unterscheidungsfähiger
Aspekt der bevorzugten Ausführungsform
der Speicherzelle 100 von 1 ist, daß die Bitleitungen 102 und 104 parallel
verlaufen zu der Treiberleitung 103, und daß alle vorangehenden
rechtwinklig zu der Wortleitung 101 angeordnet sind. Diese
Anordnung ermöglicht
wünschenswerterweise,
daß individuelle
Zellen ausgewählt
werden durch Aktivieren einer Kombination einer Wortleitung und
einer Treiberleitung, die nur mit einer speziellen Zelle zusammenhängt. Solche
Selektivität
vermindert die Energieanforderung, die mit dem Aktivieren einer
ganzen Spalte oder Reihe von Zellen verbunden ist, wenn nur eine
Zelle von Interesse ist. Außerdem
verhindert das Auswählen
von einer einzelnen Zelle auf diese Weise, daß ungewünschte Störspannungen nicht ausgewählte Zellen erreichen.
Das Vorgenannte ist wünschenswert,
da solche Störspannungen
mit der Zeit ungewünschte Änderungen
in der Polarisation der nicht ausgewählten Speicherzellen verursachen
können.
Es wird anerkannt werden, daß die
alternativen relativen Orientierungen der Wortleitungen, der Bitleitungen
und der Treiberleitungen angewandt werden können unter Anwendung der erfindungsgemäßen Technologie, die
hierin offenbart wird, und daß alle
solche Variationen innerhalb des Schutzbereiches der vorliegenden Erfindung
liegen.
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Nach
einer bevorzugten Ausführungsform umfaßt die in
1 dargestellte
Trinionzelle zwei ferroelektrische Kondensatoren und drei Transistoren. Die
drei Transistoren, die durch die Bezugszeichen
105,
107 und
109 identifiziert
sind, sind vorzugsweise N-Kanal-Transistoren, können aber alternativ P-Kanal-Transistoren
sein, P- und N-Übertragungsgatter, bipolare
Transistoren, andere Vorrichtungen zum Schalten von Strom oder eine
Mischung von verfügbaren
Transistoren sein. Ferroelektrische Kondensatoren
106 und
108 können eine
oder mehrere von einer Auswahl von ferroelektrischen Materialien
umfassen, umfassend aber nicht darauf begrenzt PZT (Blei Zirkonat
Titanat) und schichtweise Übergittermaterialien.
Schichtweise Übergittermaterialien
werden diskutiert im vergebenen Patent
US 5,519,234 , ausgegeben am 21. Mai
1996, mit Titel "Ferroelectric
Dielectric Memory Cell Can Switch At Least Giga Cycles And Has Low
Fatigue – Has
High Dielectric Constant And Low Leakage Current", dessen Offenbarung hiermit durch Bezugnahme
mit eingebunden wird.
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Ein
Vorteil der bevorzugten Ausführungsform der
Trinionzelle ist, daß beide,
die obere und die untere Elektrode, von beiden Kondensatoren 106 und 108 von
ihren zugehörigen
Bitleitungen und/oder Treiberleitungen durch zumindest einen Transistor isoliert
sind, wodurch eine höhere
elektrische Isolation gewährt
wird, wenn diese Transistoren ausgeschaltet sind, als die entsprechend
dem Stand der Technik. Nach einer bevorzugten Ausführungsform sind
die Transistoren, welche arbeiten, um selektiv die Kondensatoren 106 und 108 von
ihren entsprechenden Bitleitungs- und Treiberleitungs-Verbindungen
zu isolieren, an eine einzige Wortleitung angekoppelt. Auf diese
Weise wird durch Ausschalten der Wortleitung 101 vorzugsweise
das Ausschalten der drei Transistoren 105, 107 und 109 bewirkt,
wodurch beide Elektroden von beiden Kondensatoren 106 und 108 von
Störungen
der Spannungen von den Bitleitungen 102 und 104 und
der Treiberleitung 103 und von Störungen aufgrund von möglichem
Rauschen von Quellen, die mit diesen Spannungsleitungen verbunden
sind, vollständig
isoliert werden. Obwohl die oben aufgeführte Diskussion auf eine Schaltung
ausgerichtet ist, die eine Konfiguration hat, die eine vollständige Isolation
von Kondensatoren von allen Störungsquellen
durch Schalten einer einzigen Wortleitung ermöglicht, wird es anerkannt werden,
daß alternative
Ausführungsformen
mehr als eine Wortleitungen verwenden können, um die gewünschte elektrische
Isolation des Kondensators zu erreichen, und daß alle solche Variationen sich
bestimmungsgemäß innerhalb
des Schutzbereiches der vorliegenden Erfindung befinden.
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Nach
einer Ausführungsform
der vorliegenden Erfindung kann die 3T/2C-Zelle oder Trinionzelle verwendet
werden, um ein einzelnes Datenbit durch Speichern komplementärer Daten
auf den Bitleitungen 102 und 104 zu speichern.
Hierin wird auf diesen Ansatz verwiesen als der Ein-Bit-Speicherungsmodus.
Alternativ können
zwei Datenbits durch Speichern von unabhängigen Daten auf den Bitleitungen 102 und 104 in
der erfindungsgemäßen Speicherzelle
gespeichert werden. Die Option der Speicherung von Zwei-Bit-Daten
wird in größerer Länge unten
diskutiert. Hierin wird auf den zweiten Ansatz verwiesen als der
Zwei-Bit-Speichermodus.
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Wo
die 3T/2C-Speicherzelle in dem Ein-Bit-Speichermodus verwendet wird,
wird wünschenswerterweise
eine hohe Störfestigkeit
zur Verfügung
gestellt. Außerdem
stellt die Verwendung einer gemeinsamen Treiberleitung oder DL-Leitung 103 in
Kontakt mit den oberen Elektroden der zwei Kondensatoren 106 und 108 wünschenswerterweise ausgeglichene
Spannungspulse an den zwei Kondensatoren 106, 108 zur
Verfügung,
wodurch günstigerweise
Unausgeglichenheiten in den Spannungs- und Strom-Konditionen an
den oberen Elektroden der zwei Kondensatoren minimiert werden.
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Nach
einer bevorzugten Ausführungsform arbeitet
die Verwendung einer gemeinsamen Treiberleitung 103 für die zwei
separaten Kodensatoren 106, 108 in Kombination
mit der Verwendung von Transistor 107, welcher zwischen
der Treiberleitung 103 und den zweiten oder oberen Elektroden
der Kondensatoren 106, 108 liegt, um kapazitive
Ladungen auf der Treiberleitung 103 zu reduzieren. Es kann
erkannt werden, daß,
wenn die Wortleitung 101 abgeschaltet wird, der Transistor 107 einen
offenen Schaltkreis zwischen der Treiberleitung 103 und
den zweiten oder oberen Elektroden der Kondensatoren 106 und 108 bewirken
wird, wodurch die Kondensatoren 106 und 108 daran
gehindert werden, die Treiberleitung 103 kapazitiv zu laden.
Diese Reduktion der kapazitiven Ladung arbeitet wünschenswerterweise,
um zu ermöglichen,
daß die
Treiberleitung 103 in weniger Zeit und unter Verwendung
von weniger Energie umgeschaltet werden kann als wenn kapazitive
Ladung vorhanden ist. Vielmehr funktioniert wünschenswerterweise geeignetes
Schalten des Transistors 107 unter Steuerung der Wortleitung 101,
um Störungen oder "Stör"-Spannungen entlang
der Treiberleitung 103 daran zu hindern, die zweiten oder
oberen Elektroden der Kondensatoren 106 und 108 zu
beeinflussen.
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Zusätzlich zu
den oben diskutierten Vorteilen der elektrischen Isolation bewirkt
das Plazieren der Treiberleitung 103 zwischen die Bitleitungen 102 und 104 nach
einer bevorzugten Ausführungsform
der erfindungsgemäßen Speicherzelle
wünschenswerterweise,
daß wechselseitige
kapazitive Kopplung zwischen den Bitleitungen 102 und 104 ausgeglichen wird.
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Wie
vorher bemerkt kann die 3T/2C- oder Trinionzelle ebenfalls in einem
Zwei-Bit-Speichermodus verwendet
werden. In diesem Fall enthalten die Bitleitungen 102 und 104 bevorzugt
unabhängige
Datenbits. In diesem Modus arbeitend würde die erfindungsgemäße Speicherzelle
eine in Speicherbits geteilt durch die Anzahl von Transistoren per
Zelle gemessene und dem erhältlichen
Stand der Technik wesentlich überlegene
Datenspeicherdichte zur Verfügung
stellen. Speziell können
in dem Zwei-Bit-Speichermodus der vorliegenden Erfindung zwei Datenbits
in einer Zelle mit drei Transistoren gespeichert werden. Im Gegensatz
ist im allgemeinen in einer traditionellen 2T/2C-Speicherzelle nur
ein Bit gespeichert. Folglich speichert eine bevorzugte Ausführungsform
der Speicherzelle der vorliegenden Erfindung 1 Bit per 1,5 Transistoren,
wohingegen die 2T/2C-Speicherzelle nach dem Stand der Technik 1 Bit
per 2,0 Transistoren speichert. Dieser Anstieg in der Dichte der
Datenspeicherung bewirkt vorzugsweise, daß eine noch weitere Größenreduktion
der Speicherschaltungen unter Verwendung der hierin offenbarten
erfindungsgemäßen Technologie
möglich
wird.
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Nach
einer bevorzugten Ausführungsform liefert
die Verwendung einer gemeinsamen Treiberleitung 103 zwischen
den Bitleitungen 102 und 104 ausgeglichene elektrische
Impulse an die zweiten oder oberen Elektroden 126, 134 der
Kondensatoren 106 und 108. Diese elektrische Ausgeglichenheit
bewirkt wünschenswerterweise,
daß ein
Signalversatz reduziert wird und, daß der Betrieb des Leseverstärkers (5 und 6),
der mit den Dummy-Referenzzellen (2 und 3)
verwendet wird, verbessert wird. Wie in dem Fall des Ein-Bit-Speichers bewirkt
die Verwendung einer gemeinsamen Treiberleitung 103 in
Verbindung mit dem Transistor 107 wünschenswerterweise, daß kapazitives
Laden auf der Treiberleitung 103 reduziert wird.
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2 stellt
eine Speicheranordnung 200, 240 entsprechend einer
bevorzugten Ausführungsform
der vorliegenden Erfindung dar. 2 stellt
sowohl eine Anordnung 200 entsprechend der Ein-Bit-Speichermodus-Ausführungsform
und eine Anordnung 240 entsprechend der Zwei-Bit-Speichermodus-Ausführungsform
dar. Die Anordnung 200 umfaßt eine Vielzahl an Spalten 248, 249 etc.,
und eine Vielzahl an Reihen 252, 253 etc., von
Speicherzellen mit einer Gesamtzahl von (N+1) × M Zellen, wobei N+1 die Anzahl
von Spalten in der Anordnung 200 ist und M die Anzahl von
Reihen in der Anordnung ist. Die gepunkteten Linien 243 stellen
zusätzliche
Reihen dar, die erforderlich sind, um die Anordnung zu vervollständigen und
die gepunkteten Linien 244 zeigen die zusätzlichen
Spalten an, um die Anordnung zu vervollständigen. Die Anordnung 200 umfaßt Zellen 100,
und 202–206 sowie
durch gepunktete Linien 243 und 244 angezeigte
Zellen. Die Anordnung 240 umfaßt alle Zellen in der Anordnung 200 plus
eine Spalte 250 von Dummy-Zellen, umfassend die Dummy-Zellen 220, 221 und
die zusätzlichen,
durch die gepunktete Linie 245 angezeigten Zellen. Vorzugsweise
bewirkt die Plazierung der gemeinsamen Treiberleitung 227 zwischen
die Bitleitungen 226 und 228, daß die gegenseitige
kapazitive Kupplung zwischen den Bitleitungen reduziert wird.
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Eine
beispielhafte Dummy-Zelle wird in 3 gezeigt.
Diese Zelle hat dieselbe Struktur wie die Speicherzelle 100 von 1,
umfassend drei Transistoren 310, 312 und 314,
zwei ferroelektrische Kondensatoren 311 und 313,
die wie oben beschrieben verbunden sind, und welche in die Anordnung 240 eingeschlossen
sind durch die Wortleitung 209, die Dummy-Bitleitungen 226 und 228 und
die Dummy-Treiberleitung 227, wie oben beschrieben für die entsprechenden
Elemente von 1. Die Tatsache, daß zwei Dummy-Bitleitungen 226 und 228 und
zwei ferroelektrische Dummy-Kondensatoren 311 und 313 vorhanden
sind, ist ein wichtiges Kennzeichen der Erfindung. Die Dummy-Zelle 220 wird
in dem komplementären
Modus betrieben: Die in den Kondensatoren 311 und 313 gespeicherten
ferroelektrischen Zustände
sowie die an die Bitleitungen 226 und 228 angelegten
Signale sind komplementär.
Das bedeutet, wenn der Zustand des Kondensators 311 logisch "1" ist, ist der Zustand des Kondensators 313 logisch "0" und umgekehrt.
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Auf 2 zurückkommend
wird es anerkannt werden, daß die
Komponenten und elektrischen Verbindungen von jeder der Zellen 100, 202–206 sowie
der anderen Zellen der Anordnung 200 die, die nicht explizit
gezeigt sind, im allgemeinen denen der Speicherzelle 100,
die in 1 dargestellt ist, entsprechen, wobei die Komponenten
und Schaltungen von jeder der Dummy-Zellen in Spalte 250 allgemein
denen der in 3 gezeigten Dummy-Zelle 220 entsprechen.
Jedoch, um der Einfachheit willen, sind die internen Details jeder
der Zellen in 2 weggelassen.
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Nach
einer bevorzugten Ausführungsform erstrecken
sich die Wortleitungen 209, 210 und die anderen
Wortleitungen durch die Anordnungen 200 und 240,
wobei jede Wortleitung sich auf eine Reihe von Zellen bezieht. Entsprechend
verlaufen die Bitleitungen 102 und 104 und die
Treiberleitung 103 wie auch die anderen Bit- und Treiberleitungen
durch die Anordnung 200 und in der Ein-Bit-Ausführungsform, in
welcher die Bitleitungen komplementär sind, bezieht sich jedes
komplementäre
Paar von Bitleitungen und die dazu gehörende Treiberleitung auf eine Spalte
von Zellen.
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Nach
einer bevorzugten Ausführungsform müßten, damit
eine Zelle ausgewählt
wird, die Wortleitung und die Treiberleitung, die an dieser Zelle
zusammentreffen, beide aktiviert sein. Beispielsweise, wo sowohl
die Wortleitung 210 als auch die Treiberleitung 103 aktiv
sind, ist die Zelle 203 aktiviert. Mit der dargestellten
Kombination von aktiven Treiber- und Wortleitungen wird die Zelle 100 bevorzugt
eine aktive Treiberleitung haben, aber die Abwesenheit einer aktiven
Wortleitung würde
verhindern, daß jegliche
Spannung die Elektroden der Kondensatoren in der Zelle 100 erreichen.
In der Zelle 204 wäre
die Wortleitung aktiv, folglich würden die oberen Elektroden
des Kondensators an die Treiberleitung 207 angekoppelt.
Jedoch würde
Treiberleitung 207 nicht aktiv sein, wodurch jegliche Störung der
Polarisation der Kondensatoren der Zelle 204 verhindert
würden.
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Im
Stand der Technik würde
die Existenz von Störspannungen
die Verwendungen von mehreren Dummy-Leitungen verhindert haben wegen
der zerstörerischen
Wirkung der Stör-Spannungen, welche an
einer oder mehrerer der Elektroden eines Kondensators vorhanden
wären.
Jedoch bewirkt nach einer bevorzugten Ausführungsform der vorliegenden
Erfindung die Verwendung von Transistoren oder anderen Schaltelementen
zwischen den beiden Elektroden des Kondensators innerhalb jeder
Dummy-Zelle und allen Quellen von Störspannungen, daß die Kondensatoren
gegen solche Stör-Spannungen
geschützt
sind, wodurch eine größere Flexibilität und Kompaktheit
in dem Design der Speicherschaltung ermöglicht wird, ohne die Polarisation
der Vielzahl an Kondensatoren in der Speicherzelle zu stören.
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In
der Ausführungsform
von 2 ist N eine ganze Zahl und kann gleich Null sein.
Das bedeutet, es können
mehr als eine Dummy-Zelle für
jede aktive Zelle vorhanden sein. Vorzugsweise ist N gleich 3, 7, 15
oder ein anderes Vielfaches von 2N – 1. Wie im Stand der Technik
bekannt können
viel mehr Reihen oberhalb und/oder unterhalb der dargestellten Reihen
und viel mehr Spalten, umfassend sowohl zusätzliche Spalten von aktiven
Zellen und zusätzliche Spalten
von Dummy-Zellen, vorhanden sein. Ein Vorteil der Erfindung ist,
daß viel
mehr Reihen von Zellen verwendet werden können als bei Speichern des Standes
der Technik, ohne den Speicher wesentlich zu verlangsamen. Dies
liegt daran, daß alle
Zellen in einer Spalte außer
der Zelle, auf die zugriffen wird, von der Treiberleitung abgekoppelt
sind und daß folglich
ihre Kapazität
sich nicht zu der Kapazität
der Treiberleitung addiert. Da in früheren ferroelektrischen Speichern
die Kapazität
eines Speicherzellenkondensators in der Größe der Kapazität der Treiberleitung
ist, kann, wenn die Speicherzelle entsprechende Erfindung mit irgendeinem
Design des Standes der Technik kombiniert wird, die Länge der
Spalte um einen Faktor, der ungefähr gleich der Anzahl von Zellen
in der Spalte des Designs nach dem Stand der Technik ist, verlängert werden.
Zum Beispiel, falls das Design nach dem Stand der Technik begrenzt war
auf acht Reihen, kann das Design mit der Zelle der vorliegenden
Erfindung 64 Reihen verwenden und dennoch ungefähr dieselbe
Geschwindigkeit haben.
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4 stellt
die Verbindung des Leseverstärkers 402 mit
der Anordnung von 2 und dem Speicher von 6 in
dem Ein-Bit-per-Zelle-Modus dar und 5 stellt
die Verbindung eines Leseverstärkers 502 mit
der Anordnung von 2 und dem Speicher von 6 in
der Zwei-Bit-Ausführungsform dar.
Das Design von Leseverstärkern
wie 402 ist im Stand der Technik bekannt und wird daher
nicht im Detail beschrieben. Der Leseverstärker 502, besonders
die Funktion wie seine Referenzsignale auf den Leitungen 516 und 518 von
der Dummy-Zelle 220 abgeleitet
werden, ist neuartig. Die Bitleitungen 406 und 408 in 4 stellen
ein Bitleitungspaar dar, wie die Bitleitungen 102 und 104.
In dieser Ausführungsform entsprechen
die Bitleitungen entgegengesetzten logischen Zuständen. Die
Bitleitungen sind mit zwei Seiten des Leseverstärkers 402 wie im Stand
der Technik bekannt verbunden. Ein durch die Lese-Freigabe-Leitung 412 übertragenes
Freigabesignal für den
Leseverstärker,
SEN, wird über
einen Eingang 413 an den Leseverstärker 402 angelegt.
Die Lese-Freigabe-Leitung 412 ist eine der Leitungen, die die
mit dem Signalgenerator 480 (6) verbundenen
Signalleitungen 485 bilden. Daten werden von dem Leseverstärker 402 auf
eine Datenleitung 414 ausgegeben, welche, wie aus dem Stand
der Technik bekannt, zu einem Datenausgang 435 (6)
gemultiplext ist.
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In 5 entspricht
eine Bitleitung 506 jeder der Bitleitung 102, 104 etc.
In dieser Ausführungsform
umfaßt
ein Leseverstärker 502 drei
Bitleitungseingänge 516, 518 und 519.
Ein Bitleitungseingang 519 ist verbunden mit der Bitleitung 506.
Der Bitleitungseingang 516 ist verbunden mit der Dummy-Bitleitung 226,
und der Bitleitungseingang 518 ist verbunden mit der Dummy-Leitung 228.
Innerhalb des Leseverstärkers 502 sind
die Signale von den zwei Dummy-Leitungen 226 und 228 verknüpft, um
ein einzelnes Referenzsignal auf einer Refe renzleitung 520 zu
ergeben, welches Referenzsignal auf halbem Wege zwischen den Signalen
DM0 und DM1 ist. Die Verbindung eines Leseeingangs 513,
einer Leseleitung 512 und einer Datenleitung 514 in
den Speicher 436 von 6 ist so
wie für
den Leseverstärker
von 4 beschrieben.
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16 ist
eine Darstellung einer elektrischen Schaltung, die eine bevorzugte
Ausführungsform
des Leseverstärkers
von 5 darstellt. 16 zeigt
Treiber 530, 533 und 531, welche Lese-Freigabesignale
zur Verfügung
stellen, und den Leseverstärker 502.
Der Treiber 533 ist nicht verbindlich und wird daher in
Schattenlinien gezeigt. Der Leseverstärker 502 umfaßt N-Kanal-Transistoren 541, 542, 543, 544 und 545,
und P-Kanal-Transistoren 551, 552, 553, 554, 555 und 556.
Die P-Kanal-Transistoren können
ebenfalls N-Kanal-Transistoren mit invertierten Gattern sein. Ein
Bitleitungseingang 519 mit Signal BL ist mit den Gattern
der Transistoren 553 und 554 verbunden. Die Dummy-Bitleitung
mit dem Signal DM0 ist mit dem Gatter des Transistors 555 verbunden
und die Dummy-Bitleitung mit dem Signal DM1 ist mit dem Gatter des
Transistors 556 verbunden. Der Ausgang des Treibers 530 ist
mit dem Gatter der Transistoren 541, 544 und 545 und
den Eingängen
der Treiber 531 und 533 verbunden. Die Ausgänge der
Treiber 533 und 531 sind mit einem Knoten 560 verbunden,
welcher mit einem von Source/Drain der Transistoren 553, 554, 555 und 556 verbunden
ist. Einer von Source/Drain von jedem der Transistoren 551 bis 544 ist
mit Masse verbunden wie bei 560. Der andere von Source/Drain des
Transistors 441 ist mit einem Knoten 562 verbunden,
der die Transistoren 551 und 542 verbindet, und
mit den Gattern der Transistoren 552 und 543 verbindet.
Einer von Source/Drain des Transistors 545 ist verbunden
mit einem von Source/Drain der Transistoren 555, 556 und 552.
Der andere von Source/Drain des Transistors 544 ist verbunden
mit dem Knoten 563, der die Transistoren 552 und 543 verbindet
und mit den Gattern der Transistoren 551 und 542 verbindet und
der andere von Source/Drain des Transistors 545 ist verbunden
mit einem von Source/Drain der Transistoren 554, 553 und 551.
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Der
Leseverstärker 502 arbeitet
wie folgt. Wenn das Lese-Freigabesignal auf der Leitung 513 zur
Verfügung
gestellt wird, schalten die Transistoren 541 und 544 an,
um die Knoten 562 und 563 mit Masse zu verbinden.
Zu demselben Zeitpunkt legen die Treiber 531, 533 ein
hohes Signal an den Knoten 560 an. Der Treiber 531 stellt
ein hohes Signal mit einer relativ langen Periode zur Verfügung, das
ausreichend Zeit zur Verfügung
stellt, damit das Signal an dem Knoten 560 sich stabilisiert.
Der Treiber 533 stellt einen relativ schnellen Impuls,
welcher die Geschwindigkeit des hoch gehenden Knotens 560 vergrößert. Er
wird bevorzugt ver wendet für
Anwendungen, die eine hohe Betriebsgeschwindigkeit erfordern. Falls
das Signal BL höher
ist als die verknüpften
Signale DM0 und DM1, werden die Transistoren 553 und 554 mehr
als die Transistoren 555 und 556 einschalten und
wird der Knoten 521 schneller hochgezogen. Auf der anderen
Seite, falls die verknüpften Signale
DM0 und DM1 höher
sind als das Signal BL, wird dann der Knoten 520 schneller
hochgezogen. Die Schaltung 503, die die Transistoren 551, 552, 542 und 543 umfaßt, verhält sich
dann wie ein konventioneller Leseverstärker, um die verknüpften Signale
an den Knoten 521 und 520 auf die Schienen zu ziehen.
Das heißt,
falls das Signal an dem Knoten 521 höher ist als das Signal an dem
Knoten 520, wird dann der Knoten 521 und die Datenleitung 514 hochgezogen
und der Knoten 520 tiefgezogen, und falls das Signal an
dem Knoten 521 niedriger ist als die verknüpften Signale
an den Knoten 521 und 520, wird die Datenleitung 521 tiefgezogen.
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Wie
im Stand der Technik bekannt kann ein separater Leseverstärker 402 mit
jedem komplementären
Paar von Bitleitungen verbunden sein oder kann ein Leseverstärker von
mehreren Paaren von Bitleitungen verwendet werden, welche Transistoren verwenden,
die von Signalen von einem Signalerzeuger 480 (6)
betrieben werden, über
eine Multiplexer-Schaltung, oder in einer anderen Weise. Ähnlich kann
ein separater Leseverstärker 502 zwischen die
Dummy-Bitleitungen und jede der anderen Bitleitungen verbunden sein
oder kann ein Leseverstärker mit
einer Vielzahl von Bitleitungen verwendet werden.
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Es
ist ein Kennzeichen der Erfindung, daß Dummy-Zellen wie 220 so
betrieben werden, daß die Kondensatoren 311 und 314 in
entgegengesetzten logischen Zuständen
sind. Jedoch alternieren die speziellen logischen Zustände, was
mit jedem Zyklus sein kann, aber wünschenswerterweise ändern sich die
Zuständige
weniger oft, zum Beispiel alle 10, 25 oder 100 Zyklen, abhängig von
dem ferroelektrischen Material. Das heißt, falls für eine Serie von einem Zyklus
der Kondensator 311 in dem Zustand logisch "0" ist und der Kondensator 314 in
dem Zustand logisch "1", wird in den nächsten Serien
von Zyklen der Kondensator 311 plaziert sein in einem Zustand
logisch "1" und der Kondensator 314 wird
plaziert sein in einem Zustand logisch "0".
Dadurch wird verhindert, daß die
Kondensatoren sich einprägen
und/oder ermüden
und wird der Abgleich der Dummy-Zelle sehr verbessert.
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6 ist
ein Blockdiagramm, das einen exemplarischen integrierten Schaltkreisspeicher 436 darstellt,
wobei ein Speicherabschnitt 100 ein Teil ist und wobei
Speicheranordnungen wie 200 und 240 entsprechend
der Erfindung verwendet werden. Für die Einfachheit ist die ge zeigte
Ausführungsform
für einen
16K × 1
FeRAM; jedoch kann die Erfindung verwendet werden in einer breiten
Auswahl von Größen und
Typen von Speichern umfassend, aber nicht darauf begrenzt, diese
bei denen die Adressen nicht gemultiplext werden wie bei Speichertypen
Flash oder SRAM. In der gezeigten 16K-Ausführungsform sind sieben Adresseingangsleitungen 438 vorhanden,
welche durch den Steuerlogik-Abschnitt 480 und die Leitungen 439 mit
dem X-Dekodier-Abschnitt 441 verbunden sind. Der X-Dekodierer 441 ist
verbunden mit einer 128 × 128-Speicherzellen-Anordnung 445 über 128
Leitungen 446, welche die Wortleitungen wie 252 und 253 umfassen
(2) und die Gruppenauswahlleitungen 940 und 942 (12). Drei
andere Adressleitungen 438 werden über die Steuerlogik 480 dekodiert,
um 8 Y-Auswahlleitung 486 zum Treiben des Y-Multiplexers 478 zu
liefern, welcher die Bit- und die Treiberleitungen 447 treibt, wie 102–104 und 226–228 (2 und 3).
Der Generator 480 für
das Steuerlogik-Signal ist mit dem Leseverstärker und dem Datenausgang-Multiplexer-Schaltkreis 479 über die
Leitungen 485 verbunden. Diese Leitungen stellen das SEN-Signal,
das in Verbindung mit 4 diskutiert wurde, die CH und GR
SEL-Signale, die unten in Verbindung mit den 17, 18 und 20 diskutiert
werden, sowie andere Signale zur Verfügung. Die Anzahl der Leitungen 446, 447, 485 und 486 hängt davon
ab, welche der hierin diskutierten Ausführungsform der Erfindung verwendet
wird sowie von der Größe der Anordnung. Der
DATA-Bus 435 ist ein bidirektionaler 16-Bit-Bus, der mit
dem Leseverstärker
und dem Datenausgangs-Multiplexer 479 verbunden ist und
der einen 16-Bit-Dateneingang
in den Speicher zur Verfügung stellt.
Die Ausführungsform
der gezeigten Speicherzellen-Anordnung 445 enthält 128 × 128 =
16.384 Speicherzellen, was herkömmlich
als 16 K bezeichnet wird. Diese Zellen sind ferroelektrische, auf
Kondensatoren basierende Umschaltzellen wie 100.
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Die
Wirkungsweise des Speichers in 6 ist die
folgende. Die Signale A0 bis A6 des
X-Dekodierers und
die Signale A7 bis A9 des
Y-Dekodierers werden durch die Steuerlogik 480 verbunden,
gepuffert und dekodiert, und zum X-Dekodierer 441 bzw.
dem Zwei-Weg-Y-Multiplexer 478 übergeben.
Der X-Dekodierer 441 dekodiert die Adresssignale und plaziert die
Wortleitungssignale wie die oben diskutierten WL0 und WL1 Signale
auf einer der Wortleitungen 446; generell wird ein Signal
auf der Wortleitung der Zelle plaziert, die adressiert ist. Wie
oben erwähnt umfaßt der Leseverstärker und
IO-Transceiverschaltkreis 479 Leseverstärker wie 402 und 502 (4 und 5),
welche entlang der Leitungen 447 angeordnet sind, um die
Signale auf den ausgewählten
Leitungen abzutasten und zu verstärken, und treibt und empfängt der
I0-Transceiver in der Schaltung 479 Daten von der Datenleitung 435.
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Die
verschiedenen Komponenten des Speichers 436 in der 6 werden
nur als eine exemplarische Ausführungsform
gezeigt, um darzustellen, wie die Erfindung verwendet wird. Jedoch
gibt es buchstäblich
Hunderte von Speicherdesigns, in welchen die Erfindung verwendet
werden kann, und plazieren unterschiedliche Designs die verschiedenen Komponenten
an verschiedenen Einbauorten, verwenden sie vielleicht einige der
Komponenten nicht oder verwenden sie andere Komponenten. Zum Beispiel
werden in unterschiedlichen Speicherdesigns die Leseverstärker in
dem Mittelpunkt der Leitungen 447 plaziert, an demselben
Ende wie die Leitungstreiber, oder an einem anderen Platz in dem
Schaltkreis. In einigen Speichern können der Signalgenerator 480 und
der X-Dekodierer und der Wortleitungs-Treiberschaltkreis in eine
Einheit zum Generieren eines Einzelsignals kombiniert werden. Die Schaltung
der verschiedenen Komponenten des Speichers 436, außer wie
woanders hierin diskutiert, ist in dem Stand der Technik des Designs
integrierter Schaltkreisspeicher bekannt und wird hierin nicht weiter
diskutiert werden. Eine andere Logik, die erforderlich ist oder
nützlich
ist, um die Funktionen wie oben behandelt auszuüben, sowie andere bekannte Speicherfunktionen,
ist ebenfalls in dem Speicher 436 enthalten, ist aber nicht
gezeigt und wird auch nicht diskutiert, da sie nicht direkt maßgeblich
für die Erfindung
ist.
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7 ist
eine elektrische schematische Darstellung einer alternativen Speicherzelle 700 entsprechend
der Erfindung. Diese Struktur umfaßt vier Transistoren 711, 713, 714 und 716 und
zwei ferroelektrische Kondensatoren 712 und 715.
Die Transistoren 711, 713 und der Kondensator 712 sind
mit einer Bitleitung 706 und einer Treiberleitung 707 in demselben
Weg verbunden wie die Transistoren 105 und 107 und
der Kondensator 106 mit der Wortleitung 101, der
Bitleitung 102 und der Treiberleitung 103 (1)
verbunden ist und die Transistoren 714 und 716 und
der Kondensator 715 sind mit einer Wortleitung 701,
einer Bitleitung 709 und einer Treiberleitung 708 in
demselben Wege verbunden wie die Transistoren 107 und 109 und
der Kondensator 108 mit der Wortleitung 101, der
Bitleitung 104 und der Treiberleitung 103 verbunden
sind. Der einzige Unterschied ist, daß es zwei Treiberleitungen 707 und 708 anstelle
von einer gibt. Außerdem
kann die Zelle 700 progammiert sein als eine Einzel-Bitzelle mit
Kondensatoren 712 und 715 in komplementären Zuständen oder
als 2-Bit-Zelle. Diese Struktur wie die Struktur der Zelle 100 von 1 ist
hervorragend in einer Umgebung mit hohem Rauschen, wie ein eingebetteter
Speicher, da die ferroelektrischen Kondensatoren 712, 715 vollständig isoliert
sind, außer wenn
sie adressiert sind. Jedoch, wie unten weiter im Detail gesehen
werden kann, ist der Schreibzyklus ungefähr die Hälfte von dem Schreibzyklus
der Zelle 100; folglich ist ein Speicher mit einer Zelle 700 extrem
schnell.
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8 zeigt
eine Dummy-Zelle 800, in welcher Transistoren 811, 813, 814 und 816 und
Kondensatoren 812 und 815 verbunden sind mit Bitleitungen 806, 809,
Wortleitung 801 und Treiberleitungen 807 und 808,
ebenso wie die entsprechenden Transistoren und Kondensatoren in
der Zelle 700 verbunden sind. In dieser Struktur haben
die Dummy-Leitungen 807 und 808 immer komplementäre Signale,
wie auch die Bitleitungen 806 und 809.
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Die
Leseverstärker 402 (4)
und 502 (5) werden bevorzugt verwendet
mit der 1-Bit-Ausführungsform
der Zelle 700 und der 2-Bit-Ausführungsform der Zelle 700,
wie oben für
die Zelle 100 von 1 beschrieben.
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Sich
nun zur 9 wendend, werden zwei Ausführungsformen
einer Bitleitungs-Treiberschaltung 900 gezeigt,
welche eine kleine Ladung für
die Leseverfahren der 15 und 16 zur
Verfügung stellen.
Die Treiberschaltung 900 umfaßt zwei Transistoren 902 und 904 und
einen Kondensator 906. Der Transistor 902 hat
ein invertiertes Gatter. Der Transistor 902 kann ebenfalls
ein P-Kanal-Transistor sein, während
der Transistor 904 ein N-Kanal-Transistor ist. Der Kondensator 906 kann
ein ferroelektrischer Kondensator oder ein konventioneller linearer Kondensator
sein. Das invertierte Gatter des Transistors 902 ist mit
der "Lade"-Leitung 908 verbunden.
Einer von Source/Drain des Transistors 902 ist mit Vdd verbunden,
während
der andere von Source/Drain mit einer Elektrode 915 des
Kondensators 906 verbunden ist, welche bevorzugt die untere
Elektrode ist. Nach einer Ausführungsform
ist die andere Elektrode 916 des Kondensators 906 über die
Leitung 921 mit Masse 914 verbunden. Die zweite
Ausführungsform umfaßt einen
Pufferverstärker 917.
Nach der zweiten Ausführungsform
ist der Eingang des Puffers 917 mit der Lade-Leitung 908 verbunden
und ist der Ausgang mit der Elektrode 916 verbunden. Ein
Knoten 911 zwischen dem Transistor 902 und der
Elektrode 915 ist ebenfalls mit der Bitleitung 907 durch
den Transistor 904 verbunden, dessen Gatter mit der Lade-Leitung 908 verbunden
ist. Der P-Kanal-Transistor 902 kann ersetzt werden mit
einem P/NB-Übertragungs-Gatter
oder jegliches Tastungselement, welches einschalten wird, wenn CH
niedrig ist. Desgleichen kann der N-Kanal-Transistor 904 ebenfalls
ersetzt werden mit einem P/N-Übertragungs-Gatter oder
jeglichem Abtastungselement, welches einschalten wird, wenn CH hoch
ist.
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Ein
den Betrieb des Bitleitungstreibers 900 zeigendes Zeitdiagramm 920 wird
in 10 gezeigt. Zu Beginn eines Zyklus ist das CH-Signal
auf der Ladungs-Leitung niedrig, was bedeutet, daß der Transistor 902 an
ist und der Transistor 904 aus ist. Folglich ist die Elektrode 915 hochgezogen
und ist das LE-Signal, welches den Spannungszustand dieser Elektrode
darstellt, hoch. Dann geht das CH-Signal auf der Ladungs-Leitung
hoch, wodurch der Transistor 902 abschaltet und der Transistor 904 einschaltet, was
eine positive Ladung auf der Elektrode 915 erlaubt, sich
auf die Bitleitung 907 zu entladen, was verursacht, daß die Spannung
BL auf der Bitleitung um einen kleinen Wert ansteigt. Die Kapazität des Kondensators 906 ist
sorgfältig
ausgesucht und mit der Kapazität
der Bitleitung 907 abgeglichen, so daß der Anstieg der Spannung
auf der Bitleitung ausreichend ist, um die Leseoperation zu treiben,
aber nicht ausreichend ist, um wesentlich den ferroelektrischen Kondensator
der Speicherzelle, der mit der Bitleitung verbunden ist, zu stören. Vorzugsweise,
mit den aktuellen ferroelektrischen Kondensatoren und der Speicherzellentechnologie
nach dem Stand der Technik, ist ein Kondensator 915 so
ausgewählt,
daß die
Spannung der Bitleitung auf ein Drittel der hohen Spannungsquelle
des Speichers ansteigt, das heißt der
Vdd-Spannung, oder weniger. Vorzugsweise ist sie ein Viertel der
hohen Spannung des Speichers oder weniger. Jedoch, wie in Zusammenhang
mit 19 diskutiert, wurde herausgefunden,
daß das das
System sogar mit Spannungen von 1,5 V und 2 V, welche in sehr hohen
elektrischen Speichern nach dem Stand der Technik so viel wie zwei
Drittel oder drei Viertel der hohen Speicherspannung sein kann, gut
arbeiten wird. Die Wirkungsweise der Ausführungsform mit dem Pufferverstärker 917 ist
dieselbe, außer
wenn die Lade-Leitung 908 hoch geht, der Puffer 917 einschaltet
und die obere Elektrode 916 hoch treibt, welche zweimal
so viel Ladung auf die Bitleitung 907 entlädt.
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11 ist
eine ferroelektrische Hysteresekurve 925, die die Polarisierbarkeit
P eines ferroelektrischen Kondensators wie 106 gegenüber der
Spannung aufträgt.
Solche Hysteresekurven sind in dem Stand der Technik wohlbekannt,
so daß ihre
Erzeugung hier nicht diskutiert werden muß. Die "Y-Achse" stellt die Ladung Q an dem Kondensator
dar, wohingegen die "X-Achse" die Spannung V darstellt.
Bei Null Volt ist ein ferroelektrischer Kondensator in dem Zustand
logisch "1" an dem Punkt A der
Hysteresekurve 925, während
ein ferroelektrischer Kondensator in dem Zustand logisch "0" an dem Punkt C ist. Wenn 0,4V an dem
Kondensator eingebracht werden, steigt der ferroelektrische Kondensator
in dem Zustand logisch "1" entlang der Hysteresekurve
zum Punkt B, während
der ferroelektrische Kondensator in dem Zustand logisch "0" zu dem Punkt D aufsteigt. Da die Hysteresekurve
von C zu D steiler ist als von A zu B, absorbiert der Kondensator
in dem Zustand logisch "0" mehr Polarisationsla dung.
Folglich ist die Spannung im Endzustand der Bitleitung niedriger
als für
den Kondensator in dem Zustand logisch "1".
Der Schlüsselfaktor,
der von der Kurve 925 zu beobachten ist, ist, daß die Hysteresekurve
steiler ist für
den Zustand, welcher umschalten würde, falls die Spannung, die
an den Kondensator angelegt wird, in derselben Richtung wäre, aber
größer als
die zwangsweise Spannung. Dies trifft zu in welchem Polarisationszustand
der Kondensator auch immer ist. Folglich ist die Bitleitung, die
in einem SDRO-Zyklus niedriger ist, ebenfalls die Bitleitung, die
in einem SNDRO-Zyklus niedriger ist.
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11 stellt
dar, wie die unterschiedliche Steilheit der Hysteresekurve zu einem
stabilen Abtastschema führt.
Falls eine kleine Ladung an den ferroelektrischen Kondensator angelegt
wird, wird in Abhängigkeit
davon, ob der Kondensator in dem Zustand "logisch 1" oder "logisch 0" ist, eine große Differenz in der an dem
Kondensator erzeugten Spannung sein. Die entstandene Spannung, falls
der Kondensator in dem Zustand "A" ist, wird viel größer sein als
die entstandene Spannung, falls der Kondensator in dem Zustand "C" ist. Die entstandene Spannung wird
nicht ausreichend sein, um den Zustand des ferroelektrischen Kondensators
zu ändern,
aber die Spannungsdifferenz kann einfach festgestellt werden durch
Leseverstärker
nach dem Stand der Technik. Nach dem Abtasten kann die Spannung
schnell entfernt werden. Eine Zurückschreibe-Operation kann wahlweise
verwendet werden, falls ein extrem stabiles System gewünscht ist,
abhängig
von den Designanforderungen. Alternativ, falls ein Impuls mit einer Spannung
V1 an eine Seite eines ferroelektrischen Kondensators angelegt wird,
dessen Ladung klein genug ist, so daß sie nicht den Zustand des
ferroelektrischen Kondensators ändert,
wird der ferroelektrische Kondensator eine Ladung auf die Bitleitung
entladen. Die Differenz zwischen der Ladung, die in dem Zustand "logisch 1" entladen wird, und
der Ladung, die in dem Zustand "logisch
0" entladen wird,
ist QL-QK. Diese große
Ladungsdifferenz QL-QK zwischen den zwei unterschiedlichen Zuständen des Kondensators
kann einfach durch Leseverstärker nach
dem Stand der Technik abgetastet werden. Nachdem der Leseverstärker den
Zustand erfaßt
hat, kann eine Zurückschreibe-Operation
abhängig
von den Designanforderungen durchgeführt werden oder auch nicht.
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Wie
beim Stand der Technik bekannt, fällt der Kondensator in dem
Zustand logisch "1" zurück auf ungefähr E, wenn
die Spannung von dem Kondensator entfernt wird, wohingegen der Kondensator
in dem Zustand logisch "0" auf ungefähr F zurückfällt. Jedesmal,
wenn der Kondensator gelesen wird, geht der Kondensator zurück auf einen
Zustand näher
an Null. Jedoch, für
ferroelektrische Kondensatoren nach dem Stand der Technik, gibt
es eine Grenze, wie weit eine solche Hysteresekurve sich entspannen
wird und nach Millionen von Zyklen erreicht der Kondensator in dem
Zustand logisch "1" solch einen Punkt
G, wo er nicht mehr entspannen wird und erreicht der Kondensator
in dem Zustand logisch "0" den Punkt H, wo
er ebenfalls nicht mehr entspannen wird. Jedoch, wie es im Stand
der Technik bekannt ist, verschiebt sich die Hysteresekurve ebenfalls
bei auf den ersten Zyklus folgenden Zyklen, so daß der Kondensator
in dem Zustand logisch "1" immer weniger Ladung
absorbiert, als der Kondensator in dem Zustand logisch "0". Das oben Erwähnte erklärt ebenfalls, warum es für ein stabiles
System wünschenswert
ist, einen Wiederschreib-Zyklus zu haben, obwohl der Kondensator
in den SNDRO-Lese-Verfahren nicht geschaltet wird. Der Wiederschreib-Zyklus
führt die
Kondensatoren zurück
zu den Zuständen
A bzw. C; folglich beeinflußt
die Entspannung des Kondensators nicht die Leistung des Kondensators.
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Sich
nun der 12 zuwendend wird ein Abschnitt
einer Speicherzellenanordnung 930 entsprechend der Erfindung
gezeigt, welche partitionierte Bitleitungen und Treiberleitungen
aufweist. Die Anordnung 930 umfaßt mehrere Ebenen von Bitleitungen.
Die Bitleitung 932 der oberen Ebene ist eine der Leitungen 447 des
Speichers 436 (6). Das bedeutet, sie ist näher an dem
Y-Multiplexer 478. Jede Bitleitung der oberen Ebene wie 932 hat
mehrere Gruppen 947, 948 von zwei Bitleitungen 934 und 936 der
zweiten Ebene, die mit ihr in Zusammenhang stehen. Die Ausdehnung
der Bitleitungen wie 932, 934 und 936 oben
und unten in der Figur ist beabsichtigt, um die bevorzugte Anwesenheit
von vielfachen Gruppen von Bitleitungen der zweiten Ebene darzustellen.
Die Anzahl von Bitleitungen der zweiten Ebene wird von Überlegungen
bezüglich
des Layouts und des Schaltungsdesigns abhängen, welche für unterschiedliche
Implementierungsstrategien unterschiedlich sein können. Jede
Bitleitung 934, 936 der zweiten Ebene ist mit
der Bitleitung 932 der oberen Ebene durch einen Transistor 938 bzw. 939 verbunden.
Das Gatter des Transistors 938 ist mit einer Auswahlleitung 940 für die erste
Gruppe verbunden, während
das Gatter des Transistors 939 mit einer Auswahlleitung 942 für die zweite
Gruppe verbunden ist. Um zu ermöglichen,
daß der
Leser die Diskussion der Anordnung 930 mit der Diskussion
der Anordnung 200 und 240 von 2 verbindet,
werden wir annehmen, daß die
Speicherzelle links oben der Anordnung 930 ebenfalls die
Speicherzelle links oben der Anordnung 200, 240 ist
und haben wir die Elemente gleich numeriert. Um eine Zelle auszuwählen, um
in der Anordnung 930 adressiert zu werden, müssen sowohl
eine Gruppenauswahlleitung und eine Wortleitung entsprechend der
Zelle aktiv sein. Zum Beispiel, um die Zelle 100 auszuwählen, muß das GRSEL1-Signal
hoch sein, um den Transistor 938 anzuschalten und die Bitleitung 934 der
zweiten Ebene mit der Bitleitung 932 der oberen Ebene zu
verbinden und muß die
Wortleitung 101 hoch sein, um die Transistoren 105, 107 und 109 einzuschalten.
Um eine Zelle in einer unteren Gruppe auszuwählen, ist GRSEL1 niedrig und
GRSEL2 hoch.
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Jede
Bitleitung der zweiten Ebene wie 934 ist mit einer kleinen
Anzahl von Speicherzellen, zum Bespiel 8, 16 etc. verbunden. Die
Gesamtkapazität
der Bitleitung entspricht der Summe der Kapazität der Bitleitung der oberen
Ebene und der Kapazität
der Bitleitung der zweiten Ebene. Da lediglich eine Bitleitung der
zweiten Ebene mit der Bitleitung der oberen Ebene verbunden wird,
wenn auf eine Zelle zugegriffen wird, beeinflussen die Kapazitäten der
anderen Bitleitungen der zweiten Ebene nicht die gesamte Kapazität der Bitleitung.
Folglich verringert das Partitionieren der Bitleitungen wesentlich
die Bitleitungs-Kapazität,
was wesentlich die Geschwindigkeit erhöht, mit der die Bitleitung
auf die volle Spannung heraufkommen wird, was den Speicher beschleunigt.
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Die
Anordnung 930 umfaßt
ebenfalls mehrere Ebenen von Treiberleitungen. Die Treiberleitung 941 der
oberen Ebene ist eine der Leitungen 447 des Speichers 436 (6).
Das bedeutet, daß sie
näher ist
an dem Y-Multiplexer 478. Jede Treiberleitung der oberen
Ebene wie 941 weist mehrere Gruppen von zwei Treiberleitungen 945 und 946 des
zweiten Levels auf, die mit ihnen in Zusammenhang stehen. Die Ausdehnung
der Treiberleitungen wie 941, 945 und 946 wie
oben und unten in der Figur ist beabsichtigt, um die bevorzugte
Anwesenheit von mehreren Gruppen von Treiberleitungen der zweiten
Ebene anzuzeigen. Abermals wird die Anzahl von Treiberleitungen der
zweiten Ebene abhängen
von Überlegungen
bezüglich
des Layouts und des Schaltungsdesigns. Jede Treiberleitung 945, 946 der
zweiten Ebene ist durch einen Transistor 943 bzw. 944 mit
der Treiberleitung 941 der oberen Ebene verbunden. Das
Gatter des Transistors 943 ist mit der Auswahlleitung 940 der
ersten Gruppe verbunden, während
das Gatter des Transistors 944 mit der Auswahlleitung 942 der zweiten
Gruppe verbunden ist. In dieser Ausführungsform wählen die
Gruppen Auswahlsignale GRSEL1 und GRSEL2 die Gruppe wie oben beschrieben
bezüglich
der Partitionierung der Bitleitung aus. Wie für die Bitleitungen ist jede
Treiberleitung der zweiten Ebene wie 943 mit einer kleinen
Anzahl von Speicherzellen, zum Beispiel 8, 10 etc. verbunden. Die
Gesamtkapazität
der Treiberleitung entspricht der Summe der Treiberleitungskapazität der oberen
Ebene und der Treiberleitungskapazität der zweiten Ebene. Da, wenn
auf eine Zelle zugegriffen wird, nur eine Treiberleitung der zweiten
Ebene mit der Treiberleitung der oberen Ebene verbunden ist, beeinflussen
die Kapazitäten
der anderen Treiberleitung der zweiten Ebene nicht die Gesamtka pazität der Treiberleitung.
Folglich verringert das Partitionieren der Treiberleitungen wesentlich
die Kapazität
der Treiberleitung, was wesentlich die Geschwindigkeit, mit der
die Treiberleitung auf ihre volle Spannung kommen wird, erhöht, was
den Speicher beschleunigt.
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Während in
der in 12 gezeigten Ausführungsform
sowohl die Bitleitungen als auch die Treiberleitungen partitioniert
sind, können
in anderen Ausführungsformen
nur die Bitleitungen oder nur die Treiberleitungen partitioniert
sein. Zusätzliche
Ebenen unterhalb der zweiten Ebene können ebenso vorkommen. Der
wichtige Aspekt ist, daß es
eine Hierarchie von Bitleitungen und/oder Treiberleitungen gibt,
wobei jede Leitung einer oberen Ebene mit einer Vielzahl von Leitungen
einer zweiten Ebene durch Transistoren verbunden ist, jede Verbindungsleitung der
zweiten Ebene durch Transistoren mit einer Vielzahl von Leitungen
einer dritten Ebene verbunden sind, etc. Wortleitungen können ebenfalls
in einer den Bit- und Treiberleitungen ähnlichen Weise partitioniert
sein.
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Da
die Zelle 100 im Vergleich beispielsweise mit konventionellen
DRAM-Designs einen zusätzlichen
Transistor aufweist, könnte
es erscheinen, daß es
etwas weniger kompakt wäre
als vergleichbare DRAM-Designs mit komplementärem Modus oder einem vergleichbaren
DRAM-Design, welches Dummy-Zellen verwendet. Jedoch, da die Kompaktheit des
Zellabschnitts des Speichers etwas mehr ist als konventionelle Designs,
die manchmal als 1T/1C bezeichnet werden, führen die Vorteile der Isolation
und der niedrigen Energie zu einer insgesamt niedrigen Dichte, wenn
die Unterstützungsstrukturen,
die jeder Speicher haben muß,
berücksichtigt
werden. Da die Kondensatoren, die nicht angesprochen sind, isoliert sind
und ihre Kapazität
nicht an der Treiberleitungs- und Bitleitungskapazität Anteil
nimmt, können
die Anordnungen viel größer gemacht
werden als vorangehende Anordnungen von ferroelektrischen Speichern,
ohne riesige Bitleitungs- und Treiberleitungs-Treiber aufzuweisen
und ohne einen Plattenleitungstreiber für jede Reihe von Zellen aufzuweisen,
wie in einigen Speichern des Standes der Technik. Da die Unterstützungsstruktur
viel kleiner ist, ist die Dichte des gesamten Speichers kleiner.
Im Vergleich mit DRAM ist ein Auffrischungsschaltkreis nicht erforderlich,
da der Speicher nicht flüchtig
ist. Vielmehr erlaubt die zwischen die Bitleitungen angeordnete
Treiberleitung ein wirksames Design des Speichers und reduziert
zu derselben Zeit ein Nebensprechen zwischen den Bitleitungen, was
allen Elementen der Anordnung erlaubt, kompakter zu sein.
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Der
Speicher entsprechend der Erfindung verwendet ebenfalls viel weniger
Energie als Designs nach dem Stand der Technik. Die großen Kapazitäten, die
große
Bitleitungs- und Treiberleitungs-Treiber erforderten oder Treiber
für jede
Reihe von Zellen in manchen Fällen,
fuhrt an sich schon in eine hohe Energieanforderung. Vielmehr nach
den Designs des Standes der Technik wurden viele nicht adressierte Zellen
kontinuierlich hochgefahren. Dies ist Energieverschwendung und wird
durch einen Speicher entsprechend der Erfindung eliminiert.
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Zusätzlich zu
der von den isolierten Kondensatoren und anderen Merkmalen der Erfindung
zur Verfügung
gestellten Kompaktheit und niedrigen Energie erhöht die reduzierte Kapazität sehr die
Geschwindigkeit des Speichers. Die reduzierte Kapazität bedeutet,
daß die
Zeit für
das Stabilisieren der Spannungsleitungen kleiner ist und die Zykluszeit ebenfalls
entsprechend kleiner ist. Die Isolierung führt außerdem zu weniger Rauschen
und eliminiert vollständig
Störung
einer nicht ausgewählten
Speicherzelle wegen anderer Speicherzellen, die beschrieben werden
oder gelesen werden. Dieses niedrigere Rauschen und das Eliminieren
von vielen der Störquellen
erlaubt eine zuverlässige
SNDRO-Lesefunktion, welche extrem schnell ist.
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Hierin
ist ein Speicher beschrieben, der drei Transistor und zwei Kondensatoren
aufweist, eine Treiberleitung symmetrisch angeordnet zwischen den
Bitleitungen, welche eine Vielzahl von anderen neuartigen Merkmalen
aufweist. Es sollte verstanden sein, daß die speziellen Ausführungsformen,
die in den Zeichnungen gezeigt sind und in dieser Spezifikation
beschrieben sind, lediglich dem Zwecke eines Beispiels dienen und
sollten nicht angesehen werden als die Erfindung begrenzend, welche
in den unten aufgeführten
Ansprüchen
beschrieben ist. Des weiteren ist es offensichtlich für den Fachmann,
daß viele Verwendungen
und Modifikationen der spezifischen beschriebenen Ausführungsform
machen kann, ohne sich von dem erfindungsgemäßen Konzept zu entfernen.
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Einige
Beispiele von Speicheranordnungs-Strukturen, die Kennzeichen und
Vorteile der Erfindung verwenden, sind in den 21 bis 24 gezeigt. 21 ist
eine Darstellung einer elektrischen Schaltung eines Abschnitts 950 einer
Speicheranordnung, in welcher eine Treiberleitung 955 und
ein Treiberleitungstransistor 956 mit einem Paar von zwei Transistoren
zusammenhängen,
zwei Speicherzellen 953 und 954 eines ferroelektrischen
Kondensators. In dieser Ausführungsform
ist eine einzelne Treiberleitung 955 mit jedem der Kondensatoren 957, 958, 959 und 960 verbunden.
Ansonsten ist die Schaltung dieselbe wie die Schaltung 100 der 1.
Die Schaltung 950 kann angesehen werden als eine einzelne 2-Bit-Zelle 951,
welche vier Kondensatoren und fünf Transistoren
aufweist, oder als zwei 1-Bit-Zellen 953 und 954 mit
einer Treiberleitung 955, die mit den zwei Zellen durch
einen Treibertransistor verbunden ist.
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14 ist
eine Darstellung einer elektrischen Schaltung eines Abschnitts 966 einer
Speicheranordnung, die dieselbe ist wie die Anordnung 950,
außer
daß die
Treiberleitung 968 zwischen den Bitleitungspaaren 969, 970 und 971, 972 angeordnet ist.
Diese Ausführungsform
kann angesehen werden als eine einzelne 2-Bit-Zelle oder zwei 1-Bit-Zellen. Diese
Ausführungsform
ist weiter bevorzugt als die Ausführungsform der 13,
da sie weniger Rauschen aufweist und das Layout mehr ausgeglichen und
effizienter ist.
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15 zeigt
eine andere Ausführungsform eines
Abschnitts 980 einer Speicheranordnung, die dieselbe Struktur
wie die Ausführungsform
der 13 hat, außer
daß die
Bitleitungs-Paare 982, 983 und 984, 985 nicht
komplementär
sind, ein Kondensator 988 ein Dummy-Kondensator ist und die Bitleitung 985 eine
Dummy-Bitleitung ist. Die Schaltung 980 kann angesehen
werden als eine einzelne 3-Bit-Zelle 189 oder als drei
1-Bit-Zellen 990, 991 und 992.
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Die
Ausführungsformen
der 13–15 sind
kompakter und schneller als jegliche ferroelektrische Speicher des
Standes der Technik, sind aber ein bißchen langsamer als die vorangestellten
Ausführungsformen
und verbrauchen mehr Energie. Falls jemand versucht, mehr als vier
Kondensator angebunden an eine einzelne Treiberleitung zu verwenden,
werden die Treiber und die Unterstützungsschaltung so groß und verringert
sich die Geschwindigkeit so sehr, daß die meisten der Vorteile
der Erfindung verloren gehen. Die Wirkungsgrade des Layouts gehen
ebenfalls verloren.
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Die
Erfindung ist beschrieben worden bezüglich eines ferroelektrischen
Speichers, in welchem die ferroelektrischen Elemente Kondensatoren
sind. Jedoch können
viele ihrer Aspekte angewendet werden auf ferroelektrische Speicher,
in welchen die ferroelektrischen Elemente ferroelektrische FETs
oder andere ferroelektrische Elemente sind. Siehe zum Beispiel US-Patent Nr. 6,339,238
ausgegeben am 15. Januar 2002 an Lim et al, welches hierin durch Bezugnahme
aufgenommen ist, als ob es hierin vollständig offenbart ist. Viele der
Elemente wie die Struktur, in welcher die Zellen vollständig isoliert
sind, ist ebenfalls anwendbar auf DRAMS.
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Es
ist ebenfalls offensichtlich, daß die Geräteelemente und die vorgetragenen
Handlungen unter einigen Umständen
in einer anderen Reihenfolge durchgeführt werden können; oder
können äquivalente
Strukturen ersetzt werden für
die verschiedenen beschriebenen Strukturen, oder kann eine Vielzahl
von unterschiedlichen Materialien verwendet werden. Es wird verstanden
werden, daß nach
dem Lesen der obigen Offenbarung der Fachmann viele unterschiedliche
Ausführungsformen
der Erfindung zusätzlich
zu den oben beschriebenen machen kann.