DE68912640T2

DE68912640T2 - Ausgangsschaltung für eine integrierte Halbleiterschaltung mit reduziertem Speiseleitungsrauschen.

Info

Publication number: DE68912640T2
Application number: DE89107943T
Authority: DE
Inventors: Satoshi Intellectual Pr Nonaka; Fuminari Intellectual P Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-05-02
Filing date: 1989-05-02
Publication date: 1994-05-11
Anticipated expiration: 2009-05-03
Also published as: KR890017807A; EP0340731B1; EP0340731A2; JPH01279631A; DE68912640D1; EP0340731A3; US5128567A; KR930000970B1

Description

Diese Erfindung bezieht sich auf eine Ausgangsschaltung einer integrierten Halbleiterschaltung und insbesondere auf die Verbesserung zur Reduktion in dem Energiequellen-Rauschen, das auftritt, wenn eine Vielzahl von Ausgangsschaltungen zu der gleichen Zeit Schaltoperationen ausführt.
Es ist in der Technik wohlbekannt, daß Widerstands-, Kapazitäts- und Induktionslasten parasitär mit der Energiequellenleitung bzw. Speiseleitung einer integrierten Halbleiterschaltung (IC) verbunden sind. Unter diesen parasitären Lasten verursacht insbesondere die Induktionslast einen hohen Rauschpegel, wenn sich ein über die Speiseleitung fließender Strom abrupt ändert. Solch eine abrupte Änderung eines Stroms wird durch eine Ausgangsschaltung zum Ausgeben eines Signals an die äußere Umgebung der IC hervorgerufen. Das heißt, es ist für die Ausgangsschaltung notwendig, einen ausreichend großen Strom aus der Speiseleitung zu ziehen und einen Lastkondensator außerhalb der IC zu laden oder zu entladen, um den Lastkondensator bei einer hohen Geschwindigkeit zu steuern. Im allgemeinen wird eine Vielzahl von Ausgangsschaltungen der gleichen Art, wie oben beschrieben, in der IC verwendet, und einige von ihnen führen zu der gleichen Zeit Schaltoperationen aus.
Figur 6 ist eine Schaltungsdarstellung, welche den Ausbau einer Ausgangsschaltung nach dem Stand der Technik zeigt, die in der MOS-IC vorgesehen ist. Ein Eingangssignal In in die IC wird einem Puffer 24 mit einem CMOS-Inverter zugeführt, der durch einen P-Kanal-MOS-Transistor 22 und einen N-Kanal-MOS-Transistor 23 über einen durch einen Inverter gebildeten Vorpuffer 21 gebildet wird. Ein Ausgangssignal Out wird von dem Ausganganschluß des Puffers 24 ausgegeben.
In der obigen Ausgangsschaltung ist der Puffer 24 aus einem P-Kanal-MOS- Transistor und einem N-Kanal-MOS-Transistor gebildet. Daher sind der Strom, der aus einem Spannungsanschluß Vcc einer Energiequelle fließt, und ein Strom, der in einen Erdungs-Spannungsanschluß Vss fließt, wenn ein Ausgangssignal Out geändert wird, durch die Charakteristiken der obigen Transistoren bestimmt.
Kürzlich ist es mit Zunahmen in den Ausgangsströmen und Betriebsgeschwindigkeiten von ICs notwendig geworden, die gegenseitige Konduktanz der Ausgangsschaltung zu erhöhen, um das Stromsteuervermögen für die Last zu steigern. Um dieser Anforderung gerecht zu werden, tendiert man dazu, die AN-Widerstände der Transistoren 22 und 23, welche den Puffer 24 bilden, zu reduzieren.
Als eine Folge wird die Möglichkeit bzw. Wahrscheinlichkeit eines Rauschens, das in den Speiseleitungen für die Energiequellenspannung und Erdungsspannung auftritt, größer, und die Möglichkeit bzw. Wahrscheinlichkeit eines Rauschens, das in das Signal der Ausgangsschaltung gemischt wird, die keine Schaltoperation ausführt, nimmt auch zu.
Herkömmlicherweise wird der Puffer der Ausgangsschaltung durch Transistoren mit einem großen Stromsteuervermögen gebildet, und der Transistor wird bei einer hohen Schaltgeschwindigkeit betrieben. Als eine Folge nimmt das in der Speiseleitung auftretende Rauschen sogar weiter zu, wodurch die Einführung von weiterem Rauschen in das Signal der Ausgangsschaltung verursacht wird.
US-A-4,725,747, ein Dokument nach dem Stand der Technik, offenbart eine integrierte Schaltung mit einem komplementären Ausgansspaar, das einen P-Kanal- Transistor und einen N-Kanal-Transistor besitzt, um Ausgangsspannungsspitzen infolge schneller Änderungen in einem Strom bezüglich einer Zeit bei einer Vcc- Energieversorgung und Erdungsknoten zu verhindert, indem von einem "abgestuften Anschalten" Gebrauch gemacht wird. Sowohl der P-Kanal-Transistor als auch der N-Kanal nutzen ein Serpentinen-Polysiliziumgate, um aufeinanderfolgend einen Sub- Transistor als Antwort auf eine sich ändernde Eingabe einzuschalten, und Pull-up- and Pull-down-Transistoren werden verwendet, um die Sub-Transistoren gleichzeitig auszuschalten. In dieser integrierten Schaltung sind Gates von Multi-Ausgangstransistoren in Reihe durch eine Verzögerungsschaltung gekoppelt.
Es ist eine Aufgabe dieser Erfindung, eine Ausgangsschaltung einer integrierten Halbleiterschaltung zu schaffen, die in der Lage ist, das Rauschen zu reduzieren, das in den Speiseleitungen zu der Zeit einer Schaltoperation auftritt.
Um diese Aufgabe zu lösen, sieht die vorliegende Erfindung eine Ausgangsschaltung wie in Anspruch 1 oder 8 spezifiziert vor.
Die Ausgangsschaltung der integrierten Halbleiterschaltung enthält eine Vielzahl von Ausgangstransistoren mit verschiedenen Stromsteuervermögen für eine Last; und eine Vielzahl von Signalverzögerungsmitteln zum Verzögern von Signalen, um die jeweiligen Ausgangstransistoren durch verschiedene Verzögerungszeiten zu steuern, worin die Vielzahl von Ausgangstransistoren aufeinanderfolgend durch Ausgaben der Vielzahl von Signalverzögerungsmitteln gesteuert wird, deren Signalverzögerungszeiten eingestellt werden, um für die Ausgangstransistoren mit größeren Laststromsteuervermögen länger zu sein.
Dei Vielzahl von Ausgangstransistoren mit verschiedenen Stromsteuervermögen wird aufeinanderfolgend mit Zeitverzögerungen gesteuert. In diesem Fall wird ein Ausgangstransistor mit einem größeren Stromsteuervermögen mit einer längeren Verzögerungszeit gesteuert. Als eine Folge kann eine Variation in dem in der Speiseleitung fließenden Strom mit der Zeit klein und konstant gemacht werden. Daher kann das Schalt-Rauschen unterdrückt werden.
Diese Erfindung kann vollständiger aus der folgenden ausführlichen Beschreibung verstanden werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird, in welchem:
Figur 1 eine Schaltungsdarstellung ist, welche den Ausbau einer Ausführungsform dieser Erfindung zeigt;
die Figuren 2A bis 2C Charakteristiken der Ausführungsform in Figur 1 zeigen;
Figur 3 einen Vergleich zwischen der Ausgangswellenform, welche durch die Schaltung von Figur 1 erhalten wird, und der von der Schaltung von Figur 6 veranschaulicht;
Figur 4 eine Schaltungsdarstellung ist, welche den Aufbau einer Ausgangsschaltung nach dem Stand der Technik zeigt;
Figur 5 eine Schaltungsdarstellung ist, welche den Aufbau einer anderen Ausführungsform dieser Erfindung zeigt;
Figur 6 eine Schaltungsdarstellung ist, welche den Aufbau einer Ausgangsschaltung der herkömmlichen integrierten Halbleiterschaltung darstellt;
Figur 7 eine Schaltungsdarstellung ist, welche den Aufbau einer anderen Ausführungsform dieser Erfindung zeigt, welche eine Vielzahl von Schaltungsblöcken einschließt, in welchen ein Teil der in Figur 4 gezeigten Schaltung durch die in Figur 1 gezeigte Schaltung ersetzt ist;
Figur 8 eine Schaltungsdarstellung ist, welche den Aufbau einer anderen Ausführungsform dieser Erfindung zeigt, die gebildet wird, indem eine Vielzahl von in Figur 4 gezeigten Schaltungen parallel verbunden bzw. geschaltet wird;
Figur 9 eine Schaltungsdarstellung ist, welche den Aufbau noch einer anderen Ausführungsform dieser Erfindung zeigt, welche eine Vielzahl von Schaltungsblöcken einschließt, um Eindring- bzw. Durchdringungsströme davon abzuhalten, zwischen Energiequellenanschlüssen Vcc und Vss zu fließen;
Figur 10 eine Schaltungsdarstellung ist, welche den Aufbau einer anderen Ausführungsform dieser Erfindung zeigt, die einen anderen Schaltungsaufbau einschließt, um Durchdringungsströme davon abzuhalten, zwischen Energiequellenanschlüssen Vcc und Vss zu fließen;
Figur 11 ein IC-Muster zeigt, in dem Puffer-MOS-Transistoren wie in dem Fall von Figur 4 in Reihe verbunden sind;
Figur 12 ein IC-Muster zeigt, in dem Puffer-MOS-Transistoren wie in dem Fall von Figur 1 parallel verbunden sind; und
Figur 13 ein IC-Muster zeigt, in dem Puffer-MOS-Transistoren in einer Serien- Parallel-Weise wie in dem Fall von Figur 7 verbunden sind.
Eine Ausführungsform dieser Erfindung wird nun unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben werden.
Figur 1 ist ein Schaltungsdiagramm, welches den Aufbau einer Ausführungsform dieser Erfindung zeigt, die auf die Ausgangsschaltung einer MOS-IC angewandt wird. In Figur 1 bezeichnet 1 einen Vorpuffer, der durch einen Inverter gebildet wird, welcher mit einem Signal In in der IC versorgt wird. 2&sub0; bis 2n bezeichnen Ausgangstransistoren des P-Kanal-Abschnitts, welche jeweils Puffer zum Verstärken der Ausgabe des Vorpuffers 1 und Ausgeben der verstärkten Ausgabe als ein Signal Out an die äußere Umgebung der IC bilden. 3&sub0; bis 3n bezeichnen Ausgangstransistoren des N-Kanal- Abschnitts, welche jeweils Puffer bilden.
Die Source-Zonen bzw. Quellen von (n+1) Ausgangstransistoren 2&sub0; bis 2n des P-Kanal-Abschnitts sind mit einem Energiequellen-Potentialanschluß Vcc verbunden, und die Drainzonen davon sind gemeinsam mit einem Verbindungsknoten für ein Ausgangssignal Out verbunden. In diesem Fall besitzt unter den Ausgangstransistoren 2&sub0; bis 2n der Transistor 2&sub0; das größte Steomsteuervermögen, und die Stromsteuervermögen der Ausgangstransistoren 2&sub0; bis 2n werden in dieser Reihenfolge kleiner. Die Quellen von (n+1) Ausgangstransistoren 3&sub0; bis 3n des N-Kanal-Abschnitts sind mit Erdungs-Potentialanschlüssen Vss verbunden, und die Drainzonen davon sind gemeinsam mit einem Knoten für ein Ausgangssignal Out verbunden. Wie die Ausgangstransistoren des P-Kanal-Abschnitts besitzt unter (n+1) Ausgangstransistoren 3&sub0; bis 3n des N-Kanal-Abschnitts der Transistor 3&sub0; das größte Stromsteuervermögen, und die Stromsteuervermögen von Ausgangstransistoren 3&sub0; bis 3n werden in dieser Reihenfolge kleiner. Ferner ist gesamte Stromsteuervermögen der Ausgangstransistoren 2&sub0; bis 2n des P-Kanal-Abschnitts gleich dem Stromsteuervermögen von einem P-Kanal-MOS- Transistor in dem Puffer einer herkömmlichen Ausgangsschaltung gesetzt bzw. eingestellt. Desgleichen ist das gesamte Stromsteuervermögen der Ausgangstransistoren 3&sub0; bis 3n des N-Kanal-Abschnitts gleich dem Stromsteuervermögen von einem N-Kanal- MOS-Transistor in dem Puffer einer herkömmlichen Ausgangsschaltung gesetzt bzw. eingestellt.
(n+1) Widerstände 4&sub0; bis 4n, die zum Beispiel aus Polysilizium geformt sind, sind jeweils zwischen den Ausgangsanschluß des Vorpuffers 1 und jedem der Gatter bzw. Gates von (n+1) Ausgangstransistoren 2&sub0; bis 2n des P-Kanal-Abschnitts verbunden. Desgleichen sind (n+1) Widerstände 5&sub0; bis 5n, welche zum Beispiel aus Polysilizium geformt sind, jeweils zwischen den Ausgangsanschluß des Vorpuffers 1 und jedem der Gates von (n+1) Ausgangstransistoren 3&sub0; bis 3n des N-Kanal-Abschnitts verbunden. Unter (n+1) Widerständen 4&sub0; bis 4n besitzt der Widerstand 4n den kleinsten Widerstand bzw. Widerstandswert, und die Widerstandswerte der Widerstände 4n bis 4&sub0; werden in dieser Reihenfolge größer. Desgleichen besitzt unter (n+1) Widerständen 5&sub0; bis 5n der Widerstand 5n den kleinsten Widerstand bzw. Widerstandswert, und die Widerstandswerte der Widerstände 5n bis 5&sub0; werden in dieser Reihenfolge größer. Unter der Annahme, daß die Widerstandswerte der Widerstände 4&sub0; bis 4n und 5&sub0; bis 5n rP&sub0; bis rPn und rN&sub0; bis rNn betragen, wird die folgende Beziehung erhalten:
rPi < rPi-1 (i=1, ..., n) (1)
rNi < rNi-1 (i=1, ..., n) (2)
Die Widerstände 4 und 5 sind jeweils mit Gate-Eingangskapazitäten bzw. -kondensatoren kombiniert, die parasitär mit den Gates von jeweiligen P-Kanal- MOS-Transistoren 2 und N-Kanal-MOS-Transistoren 3 verbunden sind, um Signalverzögerungsschaltungen zu bilden. Die Signalverzögerungsschaltungen haben CR- Zeitkonstanten, welche durch die Widerstände bzw. Widerstandswerte jeweiliger Widerstände 4 und 5 und Kapazitäten der jeweiligen Gate-Eingangskondensatoren bestimmt sind. Das heißt, die Signalverzögerungszeiten der Verzögerungsschaltungen sind im Verhältnis zu den Widerständen bzw. Widerstandswerten der jeweiligen Widerstände 4 und 5 eingestellt. Genauer werden die Signalverzögerungszeiten, die mit Widerständen 4&sub0; bis 4n in dem P-Kanal-Abschnitt verbunden sind, progressiv kürzer, und die Signalverzögerungszeiten, welche mit Widerständen 5&sub0; bis 5n in dem N-Kanal- Abschnitt verbunden sind, werden progressiv kürzer.
Wie oben beschrieben, werden in der Schaltung dieser Ausführungsform die Ausgangstransistoren in den P-Kanal- und N-Kanal-Abschnitten des Puffers selektiv mit den Signalverzögerungszeiten davon gesteuert, welche eingestellt werden, um für die Ausgangstransistoren mit größeren Laststromsteuervermögen länger zu sein. Ein Kondensator 6, der zwischen einen Knoten für ein Ausgangssignal Out und einem Erdungsspannungsanschluß Vss verbunden bzw. gekoppelt ist, zeigt ein entsprechendes Element der externen Last, die mittels der Ausgangsschaltung gesteuert wird.
Die Funktion der Ausgangsschaltung des obigen Aufbaus wird nun erklärt werden. Zuerst nehme man an, daß die Transistoren 3 auf dem N-Kanal-Abschnitt eingeschaltet werden und ein Ausgangssignel Out von einem Spannungspegel Vcc zu einem Spannungspegel Vss, wie in Figur 2A dargestellt, geändert wird. Das Ausgangssignal Out wird von Vcc nach Vss geändert, wenn ein Eingangssignal In von Vcc nach Vss geändert worden ist. Wenn die Ausgabe des Vorpuffers 1 von Vss nach Vcc geändert wird, ist die Ausgabe einer Signalverzögerungsschaltung, die durch den Widerstand 5n und den Gate-Eingangskondensator des N-Kanal-MOS-Transistors 3n gebildet wird, der mit dem Widerstand 5n verbunden ist und die kürzeste Verzögerungszeit besitzt, zuerst von Vss nach Vcc zu ändern. Als eine Folge wird der Transistor 3n mit dem kleinsten Stromsteuervermögen in dem N-Kanal-Abschnitt zuerst eingeschaltet, wodurch gestattet wird, daß ein Ausgangssignal Out über den Transistor 3n auf eine Erdungsspannung Vss zu entladen wird. Zu dieser Zeit wird, weil das Stromsteuervermögen des Transistors 3n gering ist, der Strom, der in die Speiseleitung einer Erdungsspannung Vss fließt, sich nicht abrupt ändern. Ähnlich werden die Ausgaben der Signalverzögerungsschaltungen aufeinanderfolgend von Vss nach Vcc in der Reihenfolge von der Verzögerungsschaltung mit einer kürzeren Verzögerungszeit zu der Verzögerungsschaltung mit einer längeren Verzögerungszeit geändert. Auf diese Weise werden die Transistoren 3 aufeinanderfolgend in der Reihenfolge von dem Transistor mit einem geringeren Stromsteuervermögen zu dem Transistor mit einem größeren Stromsteuervermögen eingeschaltet. Daher kann einen Variation in einem in der Speiseleitung einer Erdungsspannung Vss fließenden Strom mit der Zeit auf ein Minimum unterdrückt und konstant gehalten werden.
Figur 2B ist eine Wellenformdarstellung, die Variationen in den Ausgangsströmen in der herkömmlichen Schaltung und der Schaltung der obigen Ausführungsform zeigt, die jeweils durch unterbrochene und durchgezogene Linien angezeigt werden. Figur 2C ist eine Wellenformdarstellung, welche Variationen in dem Rauschen zeigt, das in den Speiseleitungen auftritt, wenn die obigen Ausgansströme in der herkömmlichen Schaltung und der Schaltung der obigen Ausführungsform fließen, welche jeweils durch unterbrochene und durchgezogene Linien angezeigt werden. Wie in Figur 2C dargestellt, ist das Ausftreten eines Energiequellen-Rauschens in der Schaltung der obigen Ausführungsform signifikant im Vergleich zu dem herkömmlichen Fall reduziert, der durch die unterbrochene Linie angezeigt wird.
Andererseits wird, wenn ein Ausgangssignal Out von einem Vcc-Pegel zu einem Vss-Pegel geändert wird, eine Spannung Vout wie folgt ausgedrückt:
wo C6 die Kapazität eines Lastkondensators 6 ist und I(t) ein Strom ist, der in den Erdungsanschluß fließt.
Um das Rauschen, das durch ein Ausgangssignal Out hervorgerufen wird, auf ein Minimum zu unterdrücken und die Schaltoperationsgeschwindigkeit zu steigern, ist es notwendig, die Bedingung zu stellen, daß dI/dt = K (K ist eine Konstante) gilt, d.h., I(t) = Kt. In der Schaltung der obigen Ausführungsform kann, wie durch die Wellenformdarstellung, welche durch die durchgezogene Linie in Figur 2B angezeigt ist, gezeigt, die Rate einer Zunahme in dem Strom im wesentlichen durch eine lineare Funktion einer Zeit t ausgedrückt werden, das heißt der Strom nimmt mit der Zeit t linear zu, und daher kann die obige Bedingung erfüllt werden. Zu dieser Zeit kann die folgende Gleichung erhalten werden:
Somit kann, wie durch die durchgezogene charakteristische Kurve in Figur 3 dargestellt, eine Variation in einer Ausgangsspannung Vout mit der Zeit t durch eine quadratische Kurve ausgedrückt werden. In Figur 3 zeigt die unterbrochene charakteristische Linie eine Variation in der Ausgangsspannung in der herkömmlichen Schaltung. Wie aus Figur 3 klar ersichtlich ist, kann das Ausgangsrauschen auf ein Minimum unterdrückt werden, wenn der Wert von d2V/dt2 konstant ist. Die Widerstände bzw. Widerstandswerte der Widerstände 4 und 5 sind eingestellt, um solch eine charakteristische Kurve zu erhalten.
In der Schaltung der obigen Ausführungsform tritt, wenn der Transistor 2 des P- Kanal-Abschnitts eingeschaltet wird und ein Ausgangssignal Out von Vss nach Vcc geschaltet wird, ein Rauschen in der Speiseleitung einer Energiequellenspannung Vcc auf. Auch in diesem Fall kann das Rauschen, das in der Speiseleitung von Vcc auftritt, aus dem gleichen Grund wie oben beschrieben unterdrückt werden.
Wie oben beschrieben sind gemäß der Schaltung dieser Ausführungsform eine Vielzahl von Ausgangstransistoren in jedem der P-Kanal- und N-Kanal-Abschnitte des Puffers vorgesehen. Weil die Ausgangstransistoren aufeinanderfolgend mit jeweiligen Verzögerungszeiten eingeschaltet werden, kann ein Rauschen, das in der Speiseleitung auftritt, signifikant unterdrückt werden. Ferner können, weil die Laststromsteuervermögen der Ausgangstransistoren der P-Kanal- und N-Kanal- Abschnitte bei den gleichen Werten wie in dem herkömmlichen Fall eingestellt werden können, hohe Operations- bzw. Betriebsgeschwindigkeiten und eine Hochleistungs- Ausgangsschaltung erhalten werden. Weil das Energiequellen-Rauschen unterdrückt werden kann, kann auch ein Ausgangsrauschen in den Ausgangsschaltungen, die die Schaltoperation nicht ausführen, unterdrückt werden.
Figur 4 ist ein Schaltungsdiagramm, das den Aufbau einer Ausgangsschaltung nach dem Stand der Technik zeigt, welche auf die Ausgangsschaltung einer MOS-IC anwendbar ist. In der Schaltung der Ausführungsform, die in Figur 1 gezeigt ist, sind Widerstände 4 und 5, welche mit den jeweiligen Gate-Eingangskondensatoren von Ausgangstransistoren 2 und 3 kombiniert sind, um die Signalverzögerungsschaltungen mit jeweiligen CR-Zeitkonstanten zu bilden, zwischen den Ausgangsanschluß des Vorpuffers 1 und die Gates der Ausgangstransistoren 2 beziehungsweise 3 verbunden. Jedoch sind in der Schaltung gemäß Figur 4 (n+1) Widerstände 7&sub0; bis 7n in Reihe zwischen den Ausgangsanschluß des Vorpuffers 1 und das Gate von Transistor 2&sub0; geschaltet bzw. verbunden, der in (n+1) Ausgangstransistoren 2&sub0; bis 2n des P-Kanal-Abschnitts eingeschlossen ist und das größte Stromsteuervermögen besitzt. Ferner sind (n+1) Widerstände 8&sub0; bis 8n zwischen den Ausgangsanschluß des Vorpuffers 1 und das Gate des Transistors 3&sub0; in Reihe verbunden, der in (n+1) Ausgangstransitoren 3&sub0; bis 3n des P-Kanal-Abschnitts eingeschlossen ist und das größte Stromsteuervermögen bestizt. In diesem Fall werden Verzögerungssignale, die von Knoten der (n+1) Widerstände 7&sub0; bis 7n des P-Kanal-Abschnitts abgeleitet werden und in dieser Reihenfolge nach und nach zunehmende Verzögerungszeiten aufweisen, aufeinanderfolgend den Gates der Ausgangstransistoren 2n bis 2&sub1; zugeführt (in Figur 4 ist der Transistor 2&sub1; nicht dargestellt). Desgleichen werden Verzögerungssignale, die von Knoten der (n+1) Widerstände 8&sub0; bis 8n des N-Kanal-Abschnitts abgeleitet werden und nach und nach zunehmende Verzögerungszeiten besitzen, aufeinanderfolgend den Gates der Ausgangstransistoren 3n bis 3&sub1; zugeführt (in Figur 4 ist der Transistor 3&sub1; nicht dargestellt).
Wenn die Steuervermögen der Ausgangstransistoren wie oben beschrieben eingestellt werden, kann eine Variation in dem in der Speiseleitung fließenden Strom mit der Zeit unterdrückt werden. In dem Fall dieser Ausführungsform ist es nicht immer notwendig, die Widerstände bzw. Widerstandswerte der Widerstände 7&sub0; bis 7n bei verschiedenen Werten einzustellen. Ähnlich ist es nicht immer notwendig, die Widerstände bzw. Widerstandswerte der Widerstände 8&sub0; bis 8n bei verschiedenen Werten einzustellen.
Figur 5 ist eine Schaltungsdarstellung, welche den Aufbau einer anderen Ausführungsform dieser Erfindung zeigt, welche auf die Ausgangsschaltung einer MOS- IC angewandt wird. In der Schaltung der Ausführungsform von Figur 1 wird die Ausgabe des Vorpuffers mittels Signalverzögerungsschaltungen verzögert, die alle durch den Widerstand und den Gate-Eingangskondensator des MOS-Transistors gebildet werden. In der Schaltung der Ausführungsform von Figur 5 werden jedoch die Ausgangsanschlüsse von Vorpuffern 10&sub0; bis 10n jeweils mit CMOS-Invertern 9&sub0; bis 9n verbunden, welche jeweils MOS-Transistoren 2&sub0; bis 2n des P-Kanal-Abschnitts und MOS- Transistoren 3&sub0; bis 3n des N-Kanal-MOS-Transistors einschließen, um Puffer zu bilden. In diesem Fall ist das Stromsteuervermögen oder eine Schaltungsschwellenspannung von jedem der Vorpuffer 10&sub0; bis 10n gemäß den Laststromsteuervermögen der MOS- Transistoren bestimmt, die einen entsprechenden Inverter der CMOS-Inverter 9&sub0; bis 9n bilden. Zum Beispiel ist, wenn es erforderlich ist, das Stromsteuervermögen von Vorpuffer 10 zu ändern, die Signalverzögerungszeit gemäß dem Stromsteuervermögen davon und dem Eingangskondensator des CMOS-Inverters 9 der nachfolgenden Stufe bestimmt. Ferner ist, wenn es erforderlich ist, die Schaltungsschwellenspannung von Vorpuffer 10 zu ändern, die Signalverzögerungszeit gemäß der Schwellenspannung davon bestimmt.
Figur 7 ist eine Schaltungsdarstellung, welche den Aufbau einer Transistorschaltung gemäß einer anderen Ausführungsform dieser Erfindung zeigt und eine Vielzahl von Schaltungsblöcken 1 bis m einschließt, in welchen ein Teil der in Figur 4 gezeigten Schaltung durch die in Figur 1 gezeigte Schaltung ersetzt ist.
In einem Schaltungsblock 1 ist jeder der Verbindungsknoten zwischen in Reihe verbundenen Widerständen 10(0,0) bis 10(i,0) mit einem entsprechenden Gate der Gates von P-Kanal-MOS-Transistoren 12(0,0) bis 12(i,0) in der gleichen Weise wie in Figur 4 verbunden. Desgleichen ist jeder der Verbindungsknoten zwischen in Reihe verbundenen Widerständen 11(0,0) bis 11(i,0) mit einem entsprechenden Gate des Gates von N-Kanal-MOS-Transistoren 13(0,0) bis 13(i,0) verbunden.
Untere Indizes i und j sind ganze Zahlen, die selektiv gesetzt werden können. Das heißt, das Gate eines P-Kanal-MOS-Transistors 12(i,0) ist mit einem frei ausgewählten Verbindungsknoten (i-1) von in Reihe verbundenen Widerständen 10(0,0) bis 10(i,0) über einen Widerstand 10(i,0) verbunden, und das Gate eines N-Kanal- MOS-Transistors 13(i,0) ist mit einem frei ausgewählten Verbindungsknoten (i-1) von in Reihe verbundenen Widerständen 11(0,0) bis 11(i,0) über einen Widerstand 11(i,0) verbunden.
P-Kanal-MOS-Transistoren 12(i,1) bis 12(i,j), deren Gates in dieser Reihenfolge mit Widerständen 10(i,l) bis 10(i,j) in Reihe verbunden sind, sind parallel mit dem Gate eines P-Kanal-MOS-Transistors 12(i,0), dessen Gate mit einem Widerstand 10(i,0) in Reihe verbunden ist, und einen optionalen Verbindungsknoten verbunden. Desgleichen sind N-Kanal-MOS-Transistoren 13(i,l) bis 13(i,j), deren Gates jeweils mit Widerständen 11(i,l) bis 11(i,j) in Reihe verbunden sind, mit dem Gate eines N-Kanal- MOS-Transistors 13(i,0), dessen Gate mit einem Widerstand 11(i,0) in Reihe verbunden ist, und einem optionalen Knoten parallel verbunden. Jede der Drainzonen von P-Kanal-MOS-Transistoren 12(0,0) bis 12(i,j) und jede der Drainzonen von N-Kanal- MOS-Transistoren 13(0,0) bis 13(i,j) sind gemeinsam mit einem Ausgangsanschluß Out verbunden.
Die Beziehung zwischen den Widerständen bzw. Widerstandswerten von Widerständen 10(0,0) bis 10(i,0) und Widerständen 11(0,0) bis 11(i,0) ist in der gleichen Weise wie in dem Fall der Beziehung zwischen den Widerstandswerten von Widerständen 7&sub0; bis 7n und Widerständen 8&sub0; bis 8n von Figur 4 bestimmt. Ferner ist die Beziehung zwischen den Widerstandswerten von Widerständen 10(i,0) bis 10(i,j) und Widerständen 11(i,0) bis 11(i,j) in der gleichen Weise wie in dem fall der Beziehung zwischen den Widerstandswerten von Widerständen 4&sub0; bis 4n und Widerständen 5&sub0; bis 5n von Figur 1 bestimmt.
In der Ausführungsform von Figur 7 sind Block 1 und Blöcke 2 bis m mit dem gleichen Schaltungsaufbau wie Block 1 parallel verbunden (die Bezugsziffern der unteren Indizes i und j können in jedem der Blöcke 1 bis m verschieden eingestellt bzw. gesetzt werden).
Figur 8 ist eine Schaltungsdarstellung, welche den Aufbau einer Transistorschaltung gemäß einer anderen Ausführungsform dieser Erfindung zeigt und einer Schaltung entspricht, die erhalten wird, indem eine Vielzahl von in Figur 4 gezeigten Schaltungen parallel verbunden wird.
In diesem Fall werden Widerstände 7(0,0) bis 7(n,m) und Widerstände 8(0,0) bis 8(n,m) verwendet, um die Laststeuervermögen und Laststeuer-Startphasen der parallel verbundenen MOS-Transistoren auf verschiedene Werte einzustellen, und es ist nicht notwendig, die Widerstände bzw. Widerstandswerte der Widerstände, die mit den Transistoren in der gleichen Reihe in Figur 8 verbunden sind, auf den gleichen Wert einzustellen.
Zum Beispiel kann, wenn die Steuervermögen der P-Kanal-MOS-Transistoren derart eingestellt werden, daß Tp(0,0) < Tp(0,1) < ... < Tp(0,m) < Tp(1,0) < Tp(1,1) < ... < Tp(1,m) < Tp(n,0) < Tp(n,1) < ... < Tp(n,m) gilt, die Ausgangssignalphase des Vorpuffers 1 eingestellt werden, um in der Reihenfolge von Tp(0,0), Tp(0,1), ... Tp(0,m), Tp(1,0), Tp(1,1), ... Tp(1,m), Tp(n,0), tp(n,1), ... und Tp(n,m) größer zu werden, indem die Widerstandswerte der Gate-Widerstände der P-Kanal-MOS-Transistoren entsprechend eingestellt werden.
Ferner ist es nicht notwendig, die gleiche Anzahl von Transistoren zu verwenden, um jede Transistorgruppe in der gleiche Reihe in Figur 8 zu bilden.
Figur 9 ist eine Schaltungsdarstellung, welche den Aufbau von noch einer anderen Ausführungsform dieser Erfindung zeigt, welche eine Vielzahl von Schaltungsblöcken einschließt, um Eindring- bzw. Durchdringsungsströme davon abzuhalten, zwischen Energiequellenanschlüssen Vcc und Vss zu fließen.
In einem Fall, wo das Ausgangssignal des Vorpuffers 1 eingestellt wird, um verschiedene Phasen aufzuweisen, wird das Ausgangssignal des Vorpuffers zum Ausschalten des Transistors, der durch ein Signal mit einer Phasenverzögerung gesteuert wird, eingestellt, um eine entsprechende Phasenverzögerung aufzuweisen. In diesem Zustand werden, wenn der Vorpuffer 1 von einem Zustand auf den anderen umgeschaltet wird, der P-Kanal-MOS-Transistor und N-Kanal-MOS-Transistor gleichzeitig für eine längere Zeitspanne an- bzw. eingeschaltet gehalten. In der Zeitspanne, in der die beiden Transistoren leitend gehalten werden, wird ein Durchdringungsstrom zwischen Energiequellenanschlüssen Vcc und Vss fließen.
In der Ausführungsform von Figur 9 werden P-Kanal-MOS-Transistoren T0P0 bis T0Pn, welche keine Phasenverzögerung bewirken (das heißt, keinen Verzögerungswiderstand, der mit dem Gate davon verbunden ist, besitzen), was ein Auftreten des gleichzeitigen eingeschaltenen bzw. An-Zustandes zur Folge hat, zwischen jedes Gate von P-Kanal-MOS-Puffertransistoren TP(0,0) bis TP(n,0) und einem Energiequellenanschluß Vcc eingesetzt, und N-Kanal-MOS-Transistoren T0N0 bis T0Nn, welche keinen Verzögerungswiderstand, der mit dem Gate davon verbunden ist, besitzen, werden zwischen jedes Gate von N-Kanal-MOS-Puffertransistoren TN(0,0) bis TN(n,0) und einem Energiequellenanschluß Vss eingesetzt.
Die Gates der P-Kanal-MOS-Transistoren T0P0 bis T0Pn und N-Kanal-MOS- Transistoren T0N0 bis T0Nn werden durch das Eingangssignal des Vorpuffers 1 ohne eine Phasenverzögerung gesteuert. Die Gates der Transistoren TP(0,0) bis TP(n,0) und TN(0,0) bis TN(n,0) werden mittels der Transistoren, die ohne eine Phasenverzögerung gesteuert werden, gleichzeitig gesteuert, wodurch ein Durchdringungsstromfluß verhindert wird.
Die Schaltung von Figur 9 entspricht einer Schaltung, die erhalten wird, indem die Schaltung zum verhindern eines Durchdringungsstromes der Schaltung von Figur 4 hinzugefügt wird.
Figur 10 ist eine Schaltungsdarstellung, welche den Aufbau einer anderen Ausführungsform dieser Erfindung zeigt, welche einen anderen Schaltungsaufbau einschließt, um Durchdringungsströme davon abzuhalten, zwischen Energiequellenanschlüssen Vcc und Vss zu fließen.
Die Schaltung von Figur 10 entspricht einer Schaltung, die erhalten wird, indem die Transistoren zum Verhindern eines Durchdringungsstromes (T0P0 bis T0Pn, T0N0 bis T0Nn) bei den parallelen Puffertransistoren (2&sub0; bis 2n, 3&sub0; bis 3n) vorgesehen werden.
Figur 11 zeigt ein IC-Muster, in dem Puffer-MOS-Transistoren (2&sub0; bis 2n, 3&sub0; bis 3n) wie in dem Fall von Figur 4 in Reihe verbunden sind. In Figur 11 bezeichnet Symbol A ein Ausgangsmetall des Vorpuffers 1, Symbol B bezeichnet ein Metall-Polysilizium- Kontaktloch, Symbol C bezeichnet eine Polysiliziumschicht, Symbol D bezeichnet ein Source-Zonen- bzw. Quellenmetall, Symbol E bezeichnet ein Drainzonenmetall, Symbol F bezeichnet einen Quellendiffusionsbereich, Symbol G bezeichnet einen Drainzonendiffusionsbereich und Symbol H bezeichnet ein Diffusions-Metall-Kontaktloch. Die Polysiliziumschicht C wird zur Bildung eines Gate-Verzögerungswiderstandes verwendet.
In Figur 11 ist Kanalbreite eines Transistorabschnitts, die durch ein Signal mit relativ führender Phase gesteuert wird, eng, und die Kanalbreite eines Transistorabschnitts, die durch ein Steuersignal mit einer größeren Phasenverzögerung gesteuert wird, wird breiter eingestellt (der Transistorabschnitt mit einer breiteren Kanalbreite hat ein größeres Steuervermögen).
Figur 12 zeigt ein IC-Muster, in dem Puffer-MOS-Transistoren parallel wie in dem Fall von Figur 1 verbunden sind. In diesem Fall wird die Kanalbreite eines Transistors, in welchem eine Distanz von einem Kontaktlock B für einen Metalldraht A für ein Vorpuffer-Ausgangssignal und einer Gate-Polysiliziumschicht C zu Diffusionsbereichen F und G kurz ist (das heißt, der Gate-Widerstand ist klein), klein eingestellt, und die Kanalbreite eines Transistors, in welchem eine Distanz von einem Kontakloch B zu Diffusionsbereichen F und G lang ist (das heißt, der Gate-Widerstand ist groß), wird groß eingestellt.
Figur 13 zeigt ein IC-Muster, in welchem Puffer-MOS-Transistoren wie in dem Fall von Figur 7 in einer Serien-Parallel-Weise verbunden sind. In diesem Beispiel wird eine parasitäre Widerstandskomponente, die in dem Gate-Drahtleitungsteilstück gebildet wird, wenn das Gate des Transistors durch Verwendung einer Polysiliziumschicht C gebildet wird, als ein Gate-Verzögerungswiderstand verwendet.
In den Beispielen der Figuren 11 und 12 werden die Steuervermögen der Transistoren durch dei Kanalbreiten der MOS-Transistoren eingestellt. Jedoch kann das Steuervermögen des Transistors auch eingestellt werden, indem die Kanallänge, die Dicke eines Gate-Oxidfilms oder die Schwellenspannung des Transistors geändert wird.
Wie oben beschrieben, kann gemäß dieser Erfindung eine integrierte Halbleiterschaltung geschaffen werden, die ein Rauschen unterdrücken kann, das in der Speiseleitung zu der Zeit einer Schaltoperation auftritt.

Claims

1. Ausgangsschaltung einer integrierten Halbleiterschaltung, welche folgendes umfaßt:

(a) einen Eingangsanschluß (In);

(b) einen mit einer gemeinsamen Last (6) zu koppelnden Ausgangsanschluß (Out);

(c) eine Vielzahl primärer FET-Ausgangstransistoren (2n, 3n; 12(0,0), 13(0,0); Tp(0,m); Tp(0,0); Tn(0,0); ToPn; ToNn; 9n), welche zwischen dem Eingangsanschluß (In) und dem Ausgangsanschluß (Out) eingeschaltet sind und jeweils kapazitive Gatezonen (Cgs) sowie verschiedene Stromsteuerfähigkeiten für die gemeinsame Lase (6) haben;

(d) eine Gateschaltungseinrichtung (4n, 5n; 10(0,0), 11(0,0); 7(0,m), 8(0,m); 10n 70, 80), welche zwischen dem Eingangsanschluß (In) und den kapazitiven Gatezonen der primären Ausgangstransistoren eingeschaltet ist, um eine bestimmte Signalausbreitungsverzögerungszeit zwischen dem Eingangsanschluß (In) und jeder der kapazitiven Gatezonen zu bewirken, wobei jedem der primären Ausgangstransistoren eine spezifische Verzögerungszeit zugeordnet ist,

dadurch gekennzeichnet, daß die Gateschaltungseinrichtung

(e) eine Vielzahl von mehr als zwei getrennten und unabhängigen primären Verzögerungseinrichtungen (4n, 5n, Cgs; 10(0,0), 11(0,0), Cgs; 11(0,0), 7(0,m), 8(0,m); 7o, 8o), welche jeweils an einem Ende mit der kapazitiven Gatezone eines oder mehrerer der primären Ausgangstransistoren und am anderen Ende mit einem mit dem Eingangsanschluß (In) gekoppelten gemeinsamen Knoten verbunden sind, enthält.

2. Ausgangsschaltung gemäß Anspruch 1, welche des weiteren

(f) eine Vielzahl sekundärer Ausgangstransistoren (12(i,j), 13(i,j)) umfaßt, welche jeweils über kapazitive Gatezonen sowie verschiedene Stromsteuerfähigkeiten für die gemeinsame Last (6) verfügen,

dadurch gekennzeichnet, daß die Gateschaltungseinrichtung außerdem

(g) zwei oder mehr getrennte und anabhängige sekundäre Verzögerungseinrichtungen (10 (i,j), 11(i,j), Cgs), welche jeweils an einem Ende mit der kapazitiven Gatezone der sekundären Ausgangstransistoren und am anderen Ende mit dem einen Ende der unabhängigen primären Verzögerungseinrichtungen (10 (0,0), 11 (0,0), Cgs) verbunden sind, enthält.

3. Ausgangsschaltung gemäß Anspruch 1, welche des weiteren

(f) eine Vielzahl sekundärer Ausgangstransistoren Tp (n,m), Tn (n,m) umfaßt, welche jeweils über kapazitive Gatezonen sowie verschiedene Stromsteuerfähigkeiten für die gemeinsame Last (6) verfügen,

dadurch gekennzeichnet, daß die Gateschaltungseinrichtung außerdem

(g) zwei oder mehr getrennte und unabhängige sekundäre Verzögerungseinrichtungen (7(n,m), 8(n,m), Vgs), welche jeweils an einem Ende mit der kapazitiven Gatezone der sekundären Ausgangstransistoren und am anderen Ende mit den kapazitiven Gatezonen der primären Ausgangstransistoren (Tp(0,m), Tn(0,m)) verbunden sind, enthält.

4. Ausgangsschaltung gemäß Anspruch 1, welche außerdem folgendes umfaßt:

(h) eine Vielzahl von Hilfstransistoren (ToPo, ToNo), von denen jeweils eine Gatezone mit dem Eingangsanschluß (In), eine Drainzone mit einem gegebenen Spannungsquellenpotential (Vcc, Vss) und eine Sourcezone mit der Gatezone eines der primären Ausgangstransistoren (Tp(0,0), Tn(0,0)) gekoppelt ist; und

(i) einen zwischen dem Eingangsanschluß (In) und dem gemeinsamen Knoten für das andere Ende jeder der primären Verzögerungseinrichtungen eingeschalteten Inverter (1).

5. Ausgangsschaltung gemäß Anspruch 1, welche außerdem folgendes umfaßt:

(k) eine Vielzahl von Hilfstransistoren (ToPn, ToNn), von denen jeweils eine Gatezone mit dem Eingangsanschluß (In), eine Drainzone mit einem gegebenen Spannungsquellenpotential (Vcc, Vss) und eine Sourcezone mit der Gatezone eines der primären Ausgangstransistoren (2n, 3n) gekoppelt ist; und

(l) einen zwischen dem Eingangsanschluß (In) und dem gemeinsamen Knoten für das andere Ende jeder der primären Verzögerungseinrichtungen (4n, 5n, Cgs) eingeschalteten Inverter (1).

6. Ausgangsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die primären Verzögerungseinrichtungen (4n, 5n, Cgs) verschiedene unterschiedliche Kanalbreiten bereitstellende Gatestrukturen enthalten, wobei eine große Kanalbreite der Gatezone des primären Ausgangstransistors (2n, 3n) mit hoher Stromsteuerfähigkeit angepaßt ist.

7. Ausgangsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß jede der primären Verzögerungseinrichtungen (4n, 5n, Cgs) eine Zeitkonstante aufweist, welche aus einem Widerstandselement (4n, 5n) einer Gatestruktur und einer Kapazität des primären Ausgangstransistors (Cgs) gebildet wird, wobei die Zeitkonstante des primären Ausgangstransistors (2n, 3n) mit hoher Stromsteuerfähigkeit so gewählt ist, daß die größer ist als diejenige des primären Ausgangstransistors (2n, 3n) mit niedriger Stromsteuerfähigkeit.

8. Ausgangsschaltung einer integrierten Halbleiterschaltung, welche folgendes umfaßt:

(a) eine ein Eingangssignal bereitstellende Eingangsschaltung (In; 1);

(b) eine gemäß dem Eingangssignal zu steuernde gemeinsame Last (6);

(c) eine erste Transistorschaltung (2n; 4n) zur Verstärkung des Eingangssignals zur Steuerung der gemeinsamen Last (6) in Richtung eines ersten Potentials (Vcc), wobei die erste Transistorschaltung (2n; 4n) eine Vielzahl von Transistoren (2n) eines ersten Leitfähigkeitstyps (P-ch) enthält, von denen jeweils ein Drain mit der gemeinsamen Last (6) gekoppelt ist, eine Source das erste Potential (Vcc) empfängt und einem Gate eine spezifische Gatekapazität zugeordnet ist; und

(d) eine zweite Transistorschaltung (3n; 5n) zur Verstärkung des Eingangssignals zur Steuerung der gemeinsamen Last (6) in Richtung eines zweiten Potentials (Vss) mit einer Vielzahl von Transistoren (3n) eines zweiten Leitfähigkeitstyps (N-ch) enthält, von denen jeweils ein Drain mit der gemeinsamen Last (6) gekoppelt ist, eine Source das zweite Potential (Vss) empfängt und einem Gate eine spezifische Gatekapazität zugeordnet ist;

(e) eine zwischen der Eingangsschaltung (1) und den kapazitiven Gatezonen der Transistoren (2n) des ersten Leitfähigkeitstyps (P-ch) eingeschaltete erste Gateschaltung (4n), welche für eine bestimmte Signalausbreitungsverzögerungszeit zwischen der Eingangsschaltung (1) und jeder kapazitiven Gatezone der Transistoren (2n) des ersten Leitfähigkeitstyps (P-ch) sorgt;

(f) eine zwischen der Eingangsschaltung (1) und den kapazitiven Gatezonen der Transistoren (3n) des zweiten Leitfähigkeitstyps (N-ch) eingeschaltete zweite Gateschaltung (5n), welche für eine bestimmte Signalausbreitungsverzögerungszeit zwischen der Eingangsschaltung (1) und jeder kapaizitiven Gatezone der Transistoren (3n) des zweiten Leitfähigkeitstyps (N-ch) sorgt;

dadurch gekennzeichnet, daß

die anzahl der Transistoren (2n) des ersten Leitfähigkeitstyps (P-ch) derjenigen der Transistoren (3n) des zweiten Leitfähigkeitstyps (N-ch) entspricht, und die ersten Gateschaltung (4n) folgendes enthält:

erste Widerstandselemente (4n), deren Anzahl der Anzahl der Transistoren (2n) des ersten Leitfähigkeitstyps (P-ch) entspricht und von denen jeweils eine Ende mit der Eingangsschaltung (1) und die jeweils anderen Enden mit den kapazitiven Gatezonen der Transistoren (2n) des ersten Leitfähigkeitstyps (P-ch) gekoppelt sind, wobei Kombinationen der spezifischen Gatekapazitäten der Transistoren (2n) des ersten Leitfähigkeitstyps (P-ch) und der ersten Widerstandselemente (4n) die betreffende Ausbreitungsverzögerung bei Ansteuern der gemeinsamen Last (6) in Richtung des ersten Potentials (Vcc) bewirken, und

die zweite Gateschaltung (5n) folgendes enthält:

zweite Widerstandselemente (5n), deren Anzahl der Anzahl der Transistoren (3n) des zweiten Leitfähigkeitstyps (N-ch) entspricht und von denen jeweils ein Ende mit der Eingangsschaltung (1) und die jeweils anderen Enden mit den kapazitiven Gatezonen der Transistoren (3n) des zweiten Leitfähigkeitstyps (N-ch) gekoppelt sind, wobei Kombinationen der spezifischen Gatekapazitäten der Transistoren (3n) des zweiten Leitfähigkeitstyps (T-ch) und der zweiten Widerstandselemente (5n) die betreffende Ausbreitungsverzögerung bei Ansteuern der gemeinsamen Last (6) in Richtung des zweiten Potentials (Vss) bewirken.