JPH04165669A - 集積化ｃｍｏｓ出力回路 - Google Patents
集積化ｃｍｏｓ出力回路Info
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- JPH04165669A JPH04165669A JP2292758A JP29275890A JPH04165669A JP H04165669 A JPH04165669 A JP H04165669A JP 2292758 A JP2292758 A JP 2292758A JP 29275890 A JP29275890 A JP 29275890A JP H04165669 A JPH04165669 A JP H04165669A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積化ＣＭＯＳ出力回路に関し、特にＣＭＯ
Ｓ集積回路において、大電流能力ををする出力回路を構
成する場合に、突入電流による誤動作の防止を図ったも
のに関するものである。
Ｓ集積回路において、大電流能力ををする出力回路を構
成する場合に、突入電流による誤動作の防止を図ったも
のに関するものである。
第３図は、出力段ＭＯ３）ランジスタか１個にて構成さ
れた出力回路である。図において、１は入力端子、２は
ＮＯＴ回路、３は出力端子、４はＮＯＴ回路２により駆
動される出力段ＭＯＳトランジスタ、５は接地端子であ
る。
れた出力回路である。図において、１は入力端子、２は
ＮＯＴ回路、３は出力端子、４はＮＯＴ回路２により駆
動される出力段ＭＯＳトランジスタ、５は接地端子であ
る。
第４図は、出力段ＭＯ３ｔ−ランジスタを分割して構成
した出力回路である。１は入力端子、２及び８ないし１
１はＮＯＴ回路、３は出力端子、４及び６，７は出力段
ＭＯ３Ｉ−ランジスタ、５は接地端子である。
した出力回路である。１は入力端子、２及び８ないし１
１はＮＯＴ回路、３は出力端子、４及び６，７は出力段
ＭＯ３Ｉ−ランジスタ、５は接地端子である。
次に動作について説明する。
第３図の回路では、入力端子１に入力された論理信号が
ＮＯＴ回路２により反転され、出力段ＭＯＳトランジス
タ４のゲート端子に入力される。
ＮＯＴ回路２により反転され、出力段ＭＯＳトランジス
タ４のゲート端子に入力される。
このゲート端子に論理レベル「Ｈ」か入力されると、出
力段ＭＯＳトランジスタ４かオンし、出力端子３か論理
レベル「Ｌ」となり、出力端子３から、接地端子５に対
して電流か流れる状態になる。
力段ＭＯＳトランジスタ４かオンし、出力端子３か論理
レベル「Ｌ」となり、出力端子３から、接地端子５に対
して電流か流れる状態になる。
第４図の回路図では、１〜５は上記第３図と同様てあり
、ＮＯＴ回路２の出力端がＮＯＴ回路８に接続されてお
り、その出力はＮＯＴ回路９の入力に接続されている。
、ＮＯＴ回路２の出力端がＮＯＴ回路８に接続されてお
り、その出力はＮＯＴ回路９の入力に接続されている。
ＮＯＴ回路８に入力された論理信号は、ＮＯＴ回路８，
９により反転をくり返し、出力段ＭＯ３Ｉ−ランジスタ
ロのゲート端子にはＮ０７回路２の出力と同じ論理レベ
ルか入力されることになる。ＮＯＴ回路１０．１１及び
出力段ＭＯ３）ランジスタフも同様の動作をする。
９により反転をくり返し、出力段ＭＯ３Ｉ−ランジスタ
ロのゲート端子にはＮ０７回路２の出力と同じ論理レベ
ルか入力されることになる。ＮＯＴ回路１０．１１及び
出力段ＭＯ３）ランジスタフも同様の動作をする。
入力端子１に対する出力段ＭＯ３）ランジスタ４．６．
７の論理動作は一致し、入力端子Ｉに論理レベル「Ｌ」
か入力されると、出力端子３か論理レベル「Ｌ」となり
、出力端子３から接地端子５に対して電流か流れる状態
になる。
７の論理動作は一致し、入力端子Ｉに論理レベル「Ｌ」
か入力されると、出力端子３か論理レベル「Ｌ」となり
、出力端子３から接地端子５に対して電流か流れる状態
になる。
上記のような従来の出力回路では、出力段ＭＯＳトラン
ジスタ４かオンした場合、接地端子５に出力端子３から
の電流か流れるか、この回路の出力電流能力を大きくす
ると、出力段ＭＯＳトランジスタ４かオンした瞬間に突
入電流か出力端子３に接続された負荷（図示せず）等の
影響によって流れ、接地端子５の電位か上昇し集積回路
内の他の誤動作を引き起こすという問題点かあった。こ
の問題点は、出力段ＭＯ３Ｉ−ランジスタ４の電流能力
を大きくする、すなわち、トランジスタサイズを大きく
する程、顕著になる。この問題点の解決策の１つとして
第４図の回路か従来からあるか、この回路では出力段Ｍ
Ｏ３）ランジスタ４を１段とせず６，７と分割し、ＮＯ
Ｔ回路８〜１１の遅延時間により各出力段ＭＯＳトラン
ジスタのオンする時間をずらし突入電流を分散している
。しかし、この効果を得るには出力段ＭＯ３Ｉ−ランジ
スタの分割数を多くするか、偶数段ＮＯＴ回路８゜９及
び１０．Ｉｌて構成される遅延回路の段数を増やし遅延
時間を大きくする必要かあり、第４図のような回路では
集積回路上のパターン構成面積か大きくなるという問題
点かあった。
ジスタ４かオンした場合、接地端子５に出力端子３から
の電流か流れるか、この回路の出力電流能力を大きくす
ると、出力段ＭＯＳトランジスタ４かオンした瞬間に突
入電流か出力端子３に接続された負荷（図示せず）等の
影響によって流れ、接地端子５の電位か上昇し集積回路
内の他の誤動作を引き起こすという問題点かあった。こ
の問題点は、出力段ＭＯ３Ｉ−ランジスタ４の電流能力
を大きくする、すなわち、トランジスタサイズを大きく
する程、顕著になる。この問題点の解決策の１つとして
第４図の回路か従来からあるか、この回路では出力段Ｍ
Ｏ３）ランジスタ４を１段とせず６，７と分割し、ＮＯ
Ｔ回路８〜１１の遅延時間により各出力段ＭＯＳトラン
ジスタのオンする時間をずらし突入電流を分散している
。しかし、この効果を得るには出力段ＭＯ３Ｉ−ランジ
スタの分割数を多くするか、偶数段ＮＯＴ回路８゜９及
び１０．Ｉｌて構成される遅延回路の段数を増やし遅延
時間を大きくする必要かあり、第４図のような回路では
集積回路上のパターン構成面積か大きくなるという問題
点かあった。
この発明は、上記のような問題点を解消するためになさ
れたもので、第１の発明は出力回路か動作した瞬間の突
入電流を防止するための遅延時間をより確実に得ること
のできる集積化ＣＭＯＳ出力回路を得ることを目的とし
ている。
れたもので、第１の発明は出力回路か動作した瞬間の突
入電流を防止するための遅延時間をより確実に得ること
のできる集積化ＣＭＯＳ出力回路を得ることを目的とし
ている。
さらに第２の発明は集積回路上に構成する場合パターン
レイアウト面積を従来の場合と比較して大きくしないこ
とのできる集積化ＣＭＯＳ出力回路を得ることを目的と
する。
レイアウト面積を従来の場合と比較して大きくしないこ
とのできる集積化ＣＭＯＳ出力回路を得ることを目的と
する。
第１の発明に係る集積化ＣＭＯＳ出力回路は、分割され
た出力段ＭＯＳトランジスタの、２段目以降のゲート入
力に接続されたうちの１つのＮ０１回路の入力端子の前
段に抵抗を直列に挿入したものである。
た出力段ＭＯＳトランジスタの、２段目以降のゲート入
力に接続されたうちの１つのＮ０１回路の入力端子の前
段に抵抗を直列に挿入したものである。
さらに第２の発明は上記抵抗を集積回路上に構成する際
、出力段ＭＯＳトランジスタのゲートポリシリコンを用
い、その配線としての抵抗成分を利用するようにしたも
のである。
、出力段ＭＯＳトランジスタのゲートポリシリコンを用
い、その配線としての抵抗成分を利用するようにしたも
のである。
上記のように構成された集積化ＣＭＯ８出力回路では、
抵抗とＮ０１回路の入力容量により、入力された信号に
遅延が生じる。この抵抗とＮ０１回路から構成された遅
延回路に信号か入力されてから出力が変化するまでの時
間は、上記抵抗の抵抗値、入力ゲートの容量、Ｎ０１回
路の入力しきい値によって決定される。
抵抗とＮ０１回路の入力容量により、入力された信号に
遅延が生じる。この抵抗とＮ０１回路から構成された遅
延回路に信号か入力されてから出力が変化するまでの時
間は、上記抵抗の抵抗値、入力ゲートの容量、Ｎ０１回
路の入力しきい値によって決定される。
また、遅延回路による時間差によって分割された出力段
ＭＯ３Ｉ−ランジスタか順次オンすることによって、突
入電流も分割される。この突入電流か緩和されることに
よって、他の回路への影響を少なくする。
ＭＯ３Ｉ−ランジスタか順次オンすることによって、突
入電流も分割される。この突入電流か緩和されることに
よって、他の回路への影響を少なくする。
以下、この発明の一実施例を図について説明する。
第１図は、本発明の一実施例による集積化ＣＭＯ８出力
回路を示し、１〜１１は上記従来回路と全く同一のもの
である。１２．１３は抵抗であり、抵抗１２とＮＯＴ回
路８．抵抗１３とＮＯＴ回路１０にて遅延回路か構成さ
れる。この例では出力段ＭＯＳトランジスタは、４，６
．７と３分割しているか分割数を増やしても同様に構成
できる。
回路を示し、１〜１１は上記従来回路と全く同一のもの
である。１２．１３は抵抗であり、抵抗１２とＮＯＴ回
路８．抵抗１３とＮＯＴ回路１０にて遅延回路か構成さ
れる。この例では出力段ＭＯＳトランジスタは、４，６
．７と３分割しているか分割数を増やしても同様に構成
できる。
また第１図の回路を集積回路上へ構成する一例として、
第２図にその構成図を示す。 ４． ６． ７は出力段
ＭＯ３）ランジスタの簡略化したパターン図であり、図
中記号Ｓ、Ｇ、Ｄはそれぞれソース端子、ゲート端子、
ドレイン端子である。そして出力段ＭＯ３Ｉ−ランジス
タ４のゲート端子Ｇか第１図における抵抗１２を構成し
ている。同様に出力段ＭＯＳトランジスタ６のゲート端
子Ｇか抵抗１３を構成している。ＮＯＴ回路２の出力は
、出力段ＭＯ３）ランジスタ４のゲート端子Ｇのゲート
ポリシリコンすなわち抵抗１２を介してＮＯＴ回路８の
入力へ接続される。同様にＮＯＴ回路９の出力はゲート
ポリシリコン抵抗Ｉ３を介してＮＯＴ回路１０の入力へ
接続される。出力端子３は各出力段ＭＯ８）ランジスタ
４．６．７のドしイン端子りに、それらのソース端子Ｓ
は接地端子５に接続される。
第２図にその構成図を示す。 ４． ６． ７は出力段
ＭＯ３）ランジスタの簡略化したパターン図であり、図
中記号Ｓ、Ｇ、Ｄはそれぞれソース端子、ゲート端子、
ドレイン端子である。そして出力段ＭＯ３Ｉ−ランジス
タ４のゲート端子Ｇか第１図における抵抗１２を構成し
ている。同様に出力段ＭＯＳトランジスタ６のゲート端
子Ｇか抵抗１３を構成している。ＮＯＴ回路２の出力は
、出力段ＭＯ３）ランジスタ４のゲート端子Ｇのゲート
ポリシリコンすなわち抵抗１２を介してＮＯＴ回路８の
入力へ接続される。同様にＮＯＴ回路９の出力はゲート
ポリシリコン抵抗Ｉ３を介してＮＯＴ回路１０の入力へ
接続される。出力端子３は各出力段ＭＯ８）ランジスタ
４．６．７のドしイン端子りに、それらのソース端子Ｓ
は接地端子５に接続される。
上記のように構成された集積化ＣＭＯＳ出力回路におい
て、入力端子１に論理レベル「Ｈ」か入力されていたと
すると、Ｎ ＯＴ回路２の出力は［１、」どなり、出力
段ＭＯ３）ランジスタ４のゲート端子も「ＬＪてあり、
このトランジスタはオフ状態である。また、ＮＯＴ回路
２の出力は抵抗１２、、ＮＯＴ回路８．９を介して反転
をくり返し、ＮＯＴ回路９の出力と同じ論理レベル「Ｌ
」となる。よって出力段ＭＯＳトランジスタ６も４と同
様オフ状態となる。また、同様に出力段ＭＯ８）ランジ
スタフもオフ状態となる。
て、入力端子１に論理レベル「Ｈ」か入力されていたと
すると、Ｎ ＯＴ回路２の出力は［１、」どなり、出力
段ＭＯ３）ランジスタ４のゲート端子も「ＬＪてあり、
このトランジスタはオフ状態である。また、ＮＯＴ回路
２の出力は抵抗１２、、ＮＯＴ回路８．９を介して反転
をくり返し、ＮＯＴ回路９の出力と同じ論理レベル「Ｌ
」となる。よって出力段ＭＯＳトランジスタ６も４と同
様オフ状態となる。また、同様に出力段ＭＯ８）ランジ
スタフもオフ状態となる。
ここで入力端子１が論理レベル「Ｌ」に変化した時、Ｎ
ＯＴ回路２の出力は「ＨＪに変化し、出力段ＭＯＳトラ
ンジスタ４はゲート端子Ｇか［Ｈ）となり、オン状態と
なる。次にＮＯＴ回路２の出力は抵抗亘２を介して、Ｎ
ＯＴ回路８の入力を論理レベル「Ｈ」とするが、ＮＯＴ
回路８の入力ゲート容量を抵抗１２を介した電流により
充電する。
ＯＴ回路２の出力は「ＨＪに変化し、出力段ＭＯＳトラ
ンジスタ４はゲート端子Ｇか［Ｈ）となり、オン状態と
なる。次にＮＯＴ回路２の出力は抵抗亘２を介して、Ｎ
ＯＴ回路８の入力を論理レベル「Ｈ」とするが、ＮＯＴ
回路８の入力ゲート容量を抵抗１２を介した電流により
充電する。
この充電された電圧かＮＯＴ回路８のしきい値電圧を越
えた時、この出力端子は論理レベルｒＨ」から「Ｌ」に
変化し、ＮＯＴ回路９の出力端子か「Ｉ、」から［Ｈ」
となり、出力段ＭＯ３）ランジスタロかオン状態となる
。この様に出力段ＭＯＳトランジスタ４か変化してから
６が変化するには、抵抗１２、ＮＯＴ回路８．９による
充電時間、ゲート遅延による遅れ時間が生じる。同様に
出力段ＭＯＳトランジスタロ、７０間にも抵抗１３．Ｎ
ＯＴ回路１０．１１による遅れ時間か生じる。
えた時、この出力端子は論理レベルｒＨ」から「Ｌ」に
変化し、ＮＯＴ回路９の出力端子か「Ｉ、」から［Ｈ」
となり、出力段ＭＯ３）ランジスタロかオン状態となる
。この様に出力段ＭＯＳトランジスタ４か変化してから
６が変化するには、抵抗１２、ＮＯＴ回路８．９による
充電時間、ゲート遅延による遅れ時間が生じる。同様に
出力段ＭＯＳトランジスタロ、７０間にも抵抗１３．Ｎ
ＯＴ回路１０．１１による遅れ時間か生じる。
上記のように分割された各出力段ＭＯ３）ランジスタフ
てその出力か変化する時間に抵抗とＮ。
てその出力か変化する時間に抵抗とＮ。
Ｔ回路で構成される遅延回路により十分な遅れか生しる
ために、出力端子３から電流か流れ込む場合の突入電流
が、該遅れ時間により確実に分割される。一方、最終的
には、分割された出力段ＭＯＳトランジスタを総合した
電流出力能力を発生する。
ために、出力端子３から電流か流れ込む場合の突入電流
が、該遅れ時間により確実に分割される。一方、最終的
には、分割された出力段ＭＯＳトランジスタを総合した
電流出力能力を発生する。
なお、上記実施例では、抵抗１２．１３を出力段ＭＯＳ
トランジスタ４，６のポリシリコンゲートを利用して構
成しているが、抵抗１２．１３を専用に設けても同様の
動作か期待できる。この抵抗を集積回路上に構成する方
法は、ポリシリコン配線による抵抗、ＭＯＳトランジス
タのオフ抵抗。
トランジスタ４，６のポリシリコンゲートを利用して構
成しているが、抵抗１２．１３を専用に設けても同様の
動作か期待できる。この抵抗を集積回路上に構成する方
法は、ポリシリコン配線による抵抗、ＭＯＳトランジス
タのオフ抵抗。
拡散による抵抗等がある。
また、上記実施例では、出力トランジスタかＮｅｔ＋Ｍ
ＯＳトランジスタの場合について説明したか第５図の本
発明の第２の実施例に示すように、出力トランジスタは
ＰｃｈＭＯ３）ランジスタであってもよ（、この場合突
入電流による電源端子２３の一時的な電圧降下を防ぐこ
とかできる。なお、図中２５は出力端子である。
ＯＳトランジスタの場合について説明したか第５図の本
発明の第２の実施例に示すように、出力トランジスタは
ＰｃｈＭＯ３）ランジスタであってもよ（、この場合突
入電流による電源端子２３の一時的な電圧降下を防ぐこ
とかできる。なお、図中２５は出力端子である。
以上説明したように第１の発明によれば、出力段トラン
ジスタを駆動するＮＯＴ回路の前段に抵抗を設けたので
、より確実に遅れ時間を発生させ、分割した出力段トラ
ンジスタの状態変化を時間的にずらし、突入電流を分散
させる効果を大きくすることかできる。
ジスタを駆動するＮＯＴ回路の前段に抵抗を設けたので
、より確実に遅れ時間を発生させ、分割した出力段トラ
ンジスタの状態変化を時間的にずらし、突入電流を分散
させる効果を大きくすることかできる。
さらに、第２の発明は、遅延回路の抵抗を集積回路上に
構成する際に、上記抵抗を出力段トランジスタのゲート
ポリシリコンを用いて構成したので、新たに抵抗素子を
追加する必要かなく、集積回路の構成面積を最少限にす
ることかできる。
構成する際に、上記抵抗を出力段トランジスタのゲート
ポリシリコンを用いて構成したので、新たに抵抗素子を
追加する必要かなく、集積回路の構成面積を最少限にす
ることかできる。
第１図はこの発明の一実施例による集積化ＣＭＯ８出力
回路を示す回路図、第２図はこの発明の一実施を集積回
路上に構成する場合の具体的構成図、第３図、第４図は
従来の集積化ＣＭＯＳ出力回路の回路図、第５図はこの
発明の他の実施例による集積化ＣＭＯＳ出力回路の回路
図である。 図において、１は入力端子、２はＮＯＴ回路、３は出力
端子、４は出力段ＭＯＳトランジスタ、５は接地端子、
６，７は出力段ＭＯＳトランジスタ、８，９，１０．１
１はＮＯＴ回路、１２．１３は抵抗、２３は電源端子、
２５は出力端子である。 なお図中同一符号は同−又は相当部分を示す。
回路を示す回路図、第２図はこの発明の一実施を集積回
路上に構成する場合の具体的構成図、第３図、第４図は
従来の集積化ＣＭＯＳ出力回路の回路図、第５図はこの
発明の他の実施例による集積化ＣＭＯＳ出力回路の回路
図である。 図において、１は入力端子、２はＮＯＴ回路、３は出力
端子、４は出力段ＭＯＳトランジスタ、５は接地端子、
６，７は出力段ＭＯＳトランジスタ、８，９，１０．１
１はＮＯＴ回路、１２．１３は抵抗、２３は電源端子、
２５は出力端子である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）分割された複数の出力段ＭＯＳトランジスタを備
えた集積化ＣＭＯＳ出力回路において、２段目以降の上
記出力段ＭＯＳトランジスタのゲート入力に接続された
うちの１つのＮＯＴ回路の入力端子の前段に、抵抗を挿
入してなることを特徴とする集積化ＣＭＯＳ出力回路。 - （２）上記出力段ＭＯＳトランジスタのゲートポリシリ
コンを用いて上記抵抗を構成したことを特徴とする請求
項１記載の集積化ＣＭＯＳ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292758A JPH04165669A (ja) | 1990-10-29 | 1990-10-29 | 集積化ｃｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292758A JPH04165669A (ja) | 1990-10-29 | 1990-10-29 | 集積化ｃｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165669A true JPH04165669A (ja) | 1992-06-11 |
Family
ID=17785957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292758A Pending JPH04165669A (ja) | 1990-10-29 | 1990-10-29 | 集積化ｃｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013135564A (ja) * | 2011-12-27 | 2013-07-08 | Nec Engineering Ltd | 突入電流防止回路及び突入電流防止方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429116A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Output driver circuit |
| JPH01279631A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPH02188023A (ja) * | 1989-01-13 | 1990-07-24 | Ricoh Co Ltd | 出力バッファ回路 |
-
1990
- 1990-10-29 JP JP2292758A patent/JPH04165669A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429116A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Output driver circuit |
| JPH01279631A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPH02188023A (ja) * | 1989-01-13 | 1990-07-24 | Ricoh Co Ltd | 出力バッファ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013135564A (ja) * | 2011-12-27 | 2013-07-08 | Nec Engineering Ltd | 突入電流防止回路及び突入電流防止方法 |
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