DE68923086T2

DE68923086T2 - Verfahren zum Testen von hierarchisch organisierten integrierten Schaltungen und integrierte Schaltungen, geeignet für einen solchen Test.

Info

Publication number: DE68923086T2
Application number: DE68923086T
Authority: DE
Inventors: Franciscus Petrus Mari Beenker; Robertus Wilhelmus Corn Dekker; Rudi Josephine Juliaan C Stans; Der Star Max C O Internati Van
Original assignee: Philips Electronics NV
Current assignee: NXP BV
Priority date: 1989-08-25
Filing date: 1989-08-25
Publication date: 1996-01-25
Anticipated expiration: 2009-08-26
Also published as: EP0419734A1; EP0419734B1; DE68923086D1; JP3020035B2; JPH0396879A; US5477548A

Description

ANWENDUNGSGEBIET DER ERFINDUNG

Die Erfindung bezieht sich auf ein Verfahren zum Testen von einer oder mehreren integrierten Schaltungen, die aus verschiedenen, im folgenden als Makros bezeichneten Funktionsblöcken bestehen. Die Erfindung liefert auch ein Konzept für den Entwurf von integrierten Schaltungsmitteln wie integrierten Schaltungen und integrierten Leiterplatten, die sich leicht testen lassen. Das Testen von umfangreichen integrierten Schaltungen ist zu einer sehr heiklen Aufgabe geworden, vor allem, wenn diese Schaltungen mehrere Blöcke mit verschiedenen Funktionen enthalten. Insbesondere ist das Erstellen von einer Reihe von Testmustern, die allgemein auftretende Fehler oder Fehlermuster ausreichend abdecken, recht zeitaufwendig, wenn keine speziellen Vorkehrungen getroffen werden. Für die interne Prüfung integrierter Schaltungen ist der Scan-Test oder das LSSD-Prinzip gängige Praxis geworden.

HINTERGRUND DER ERFINDUNG

In einem solchen Scan-Test werden Flipflops der Schaltung zu einem Testregister verkettet. Nachdem ein Testmuster vorgegeben wurde, wird die gesamte Schaltung synchron oder asynchron betrieben. Anschließend wird der Inhalt des Testregisters als Ergebnismuster zur weiteren Auswertung seriell ausgeschoben. Der Scan-Test eines statischen RAM-Speichers nach dem obigen Prinzip wurde in der europäischen Patentanmeldung EP-A-0-350538 mit dem Prioritätsdatum 13. Juli 1988 beschrieben. Das bekannte System umfaßt als Funktionsblöcke die RAM-Matrix, verschiedene Steuer- und andere Informationsregister sowie Adreßdecoder. Inbesondere ist bei dem bekannten System eine umfangreiche externe Kommunikation weitgehend überflüssig, da der Test intern und unter eigener Steuerung erfolgt. Es ist eine Test- Scan-Kette vorhanden, die ein relativ langes Test-/Ergebnismuster erfordert, und in einer komplizierteren Schaltung, vor allem bei einer Schaltung, die über mehrere Funktionsblöcke mit unterschiedlichen Eigenschaften verfügt, würde die Erstellung eines Tests und seine Durchführung unakeptabel lange dauern.
In IEEE Design & Test, Dezember 1986, wird in dem Artikel "Macro Testing: Unifying IC and Board Test" von F.P.M. BEENKER ET AL. auf den Seiten 26 - 32 ein Verfahren zur Partitionierung einer elektronischen Baugruppe in Makros beschrieben, bei dem die Makro-Tests zu einem Baugruppen-Test (Chip-Test) zusammengefügt werden können.

ZUSAMMENFASSUNG DER ERFINDUNG

Dementsprechend hat die vorliegende Erfindung unter anderem zur Aufgabe, ein Verfahren zum Testen einer solchen komplizierten Schaltung zu liefern, bei dem die jeweiligen Funktionsblöcke, die eine beliebige von einer Vielzahl spezieller Funktionen haben können, gründlich und unabhängig voneinander getestet werden, wobei die hierarchische Organisation von mindestens drei aufeinanderfolgenden Ebenen den Entwurf und die Durchführung des Tests wesentlich vereinfacht, weil jede Hierarchie-Ebene nur eine kleine Schnittstelle darstellt, so daß die Prüfbarkeit mit geringem Overhead realisiert werden kann. In einem praktischen Beispiel war ein Overhead von nur etwa 7% Fläche erforderlich. Daher liefert die Erfindung gemäß einem ihrer Aspekte ein Verfahren zum Testen von einem digitalen integrierten Schaltungsmittel, das über eine hierarchische Organisation mit mindestens drei Ebenen verfügt, nämlich mindestens eine Baugruppe auf einer hohen Ebene, wobei mindestens eine solche Baugruppe auf einer nächstniedrigeren Ebene eine erste Folge von Teilbaugruppen enthält, und wobei mindestens eine solche Teilbaugruppe auf der untersten Ebene eine zweite Folge von prüfbaren Makros umfaßt, wobei sich das genannte Verfahren aus folgenden Schritten zusammensetzt:
a. kollektives Zurücksetzen aller genannten Makros auf den Ausgangszustand durch ein allgemeines Reset-Signal
b. Aufrufen eines Baugruppen-Testzyklus, wobei innerhalb der ersten Folge von Teilbaugruppen nacheinander jede Teilbaugruppe angewiesen wird, um einen zugehörigen Teilbaugruppen-Testzyklus zu steuern, bis hierfür ein zugehöriges Teilbaugruppen- Bereit-Signal empfangen wird;
c. Durchführen eines Teilbaugruppen-Testzyklus für die auf diese Weise angegebene Teilbaugruppe, und Rückkehr zu dem zugehören Baugruppen-Testzyklus nach Beendigung des letztgenannten Teilbaugruppen-Testzyklus;
wobei der genannte Teilbaugruppen-Testzyklus folgendes umfaßt:
d. Aufrufen des genannten Teilbaugruppen-Testzyklus, wobei innerhalb der zweiten Folge von Makros nacheinander jedes Makro angewiesen wird, wobei bei jedem solchen Zeigen selektiv und bedingt ein Makro-Test unter der Steuerung eines allgemeinen Makro-Test-Modus-Steuersignals (MTM) durchgeführt wird oder anderenfalls das betreffende Makro umgangen wird, und wobei auf jeden Fall nach Beendigung des letztgenannten Makro-Tests zu dem Teilbaugruppen-Testzyklus zurückgekehrt wird;
e. und nach dem kompletten Durchlaufen der genannten ersten Folge von Teilbaugruppen jeweils in einem geeigneten Teilbaugruppen-Testzyklus Erzeugen einer Angabe dazu, ob sich die Baugruppe in einem einwandfreien oder fehlerhaften Zustand befindet. Anschließend werden alle Makros soweit erforderlich geprüft, wobei die Wechselwirkung zwischen den jeweiligen Testzyklen auf elementarer und eindeutiger Ebene erfolgt. Die Gesamt-Rückstellung sorgt für einen eindeutigen Ausgangszustand. Das integrierte Schaltungsmittel kann eine einzige integrierte Schaltung sein. Das beschriebene Verfahren eignet sich sehr gut für die Prüfung äußerst komplizierter Schaltungen, in denen bestimmte Teilfunktionen zu einer Funktion kombiniert werden können und eine bestimmte Gruppe von Funktionen für die Funktionalität der gesamten Schaltung zusammengefaßt werden können. Die Organisation des Tests verläuft also parallel zu der Organisation des Entwurfs.
Das gleiche Verfahren kann für den Test einer integrierten Leiterplatte angewendet werden, die eine weitere Hierarchie-Ebene hinzufügt. Auf ähnliche Weise kann eine einzelne Schaltung auch über vier und mehr Hierarchie-Ebenen verfügen.
Vorteilhafterweise enthält jeder Testzyklus auf der nächsthöheren Ebene nach dem Durchlaufen der Folge von nächsten untergeordneten Testzyklen einen Ruhe- Zustand (idle state), der durch einen Wert des allgemeinen Makro-Test-Modus-Steuersignals gesteuert wird.
Die Erfindung bezieht sich auch auf eine integrierte Schaltung und integrierte Schaltungsanordnungen, die auf diese Weise getestet werden können. Weitere vorteilhafte Aspekte werden in den entsprechenden Ansprüchen genannt.

KURZE BESCHREIBUNG DER FIGUREN

Die Erfindung wird anhand der folgenden Figuren erläutert, die ein bevorzugtes Ausführungsbeispiel darstellen, was jedoch den Anwendungsbereich der Erfindung nicht einschränken soll.
Figur 1 zeigt eine hierarchische Organisation einer integrierten Schaltungsanordnung;
Figur 2 stellt eine Teststruktur an parallelen Funktionsblöcken auf Prozessor-Ebene dar;
Figur 3 stellt eine Teststruktur an parallelen Teilbaugruppen auf Multiprozessor-Ebene dar;
Figur 4 zeigt die hierarchische Steuerung der Test-Steuerblöcke;
Figur 5 zeigt eine Reihenanordnung von erfindungsgemäßen scan-prüfbaren Makros.

BESCHREIBUNG DER ORGANISATION EINER INTEGRIERTEN SCHALTUNG

Figur 1 zeigt eine hierarchische Organisation einer integrierten Schaltungsanordnung. Oben rechts in der Figur ist die integrierte Leiterplatte 70 mit integrierten Schaltungen, zum Beispiel 20, 72, 74, dargestellt, wobei Schaltung 20 im folgenden ausführlicher beschrieben wird, Schaltung 74 eine Test-Steuerschaltung oder ein Test-Steuerblock ist und die Schaltungen 72 der Übersichtlichkeit halber nicht weiter spezifiziert werden. Alle Schaltungen wurden als oberflächenmontierte DIL-Gehäuse dargestellt, jedoch ist dies nicht als Einschränkung zu betrachten. In Block 20 oben links wird die gleiche integrierte Schaltung 20 auf der Leiterplatte 70 etwas detaillierter dargestellt.
Auf der untersten Ebene stellt Block 34 einen prüfbaren Funktionsblock oder ein prüfbares Makro dar. Ein solcher Funktionsblock kann verschiedene Funktionen besitzen. Im besonderen wurden die folgenden realisierbaren Lösungen entworfen:
- das Makro ist eine vollständig kombinatorische Betriebseinheit, die daher vollkommen synchron ist;
- das Makro ist eine vollständig scan-bare Betriebseinheit, da jedes interne Flipflop hiervon durch eine Scan-Kette zugänglich ist. Das Makro kann eine oder mehrere unterschiedliche Scan-Ketten aufweisen; ein spezielles Beispiel wäre der bereits genannte statische RAM-Speicher;
- das betreffende Makro ist über seine ganze Wortlänge vollständig in Pipeline-Struktur gehalten und enthält insbesondere keine Rückkopplung. Das bedeutet, daß der zeitliche Zusammenhang zwischen den Eingangssignalen und den Ausgangssignalen immer konstant und gleichförmig ist. Ein spezielles Beispiel wäre eine Registerdatei. Wenn die beabsichtigte Funktion eine solche Rückkopplung erforderlich machte, bestände die Lösung natürlich in der Aufteilung auf mehrere Makros.
Die obigen Makros gehorchen einem elementaren Satz von "Makro-leaf"- Prüfbarkeits-Regeln. Es ist beabsichtigt, daß andere Funktionen durch geeignete Anpassung in Zukunft mit diesen Regeln in Übereinstimmung gebracht werden.
Nachdem der prüfbare Funktionsblock in Betrieb genommen wurde, so daß er - einzeln betrachtet - korrekt arbeiten würde, sollten keine weiteren Änderungen daran vorgenommen werden, wenn er als Baustein oder "Black Box" in einer übergeordneten Struktur benutzt wird. Block 24 stellt eine Teilbaugruppe dar, die einen prüfbaren Funktionsblock oder ein prüfbares Makro 34 zusammen mit einer Reihe von weiteren Makros 30, 32, 36, 38 mit der gleichen oder einer anderen Funktion oder Struktur enthält, sei es, daß auch sie prüfbar sind und nicht geändert werden dürfen, wenn sie zu der Teilbaugruppe 24 gehören. Zur Steuerung des Tests innerhalb der Teilbaugruppe 24 ist ein Test-Steuerblock 25 vorgesehen, der die Testausführung den verschiedenen Makros selektiv zuweist und steuert und über die Anschlüsse 29 auch die Verbindung der Teilbaugruppe mit der Außenwelt - von der Teilbaugruppe aus gesehen - herstellt. Der Einfachheit halber wurden keine Verbindungen innerhalb der Teilbaugruppe dargestellt. Abgesehen von den organisatorischen Testanforderungen verfügen die verschiedenen Makros über ihre eigenen normalen Verbindungen, sowohl innerhalb als auch außerhalb der Teilbaugruppe, aber auch diese wurden aus Gründen der Übersichtlichkeit nicht dargestellt. Block 20 stellt die komplette Funktionsschaltung dar, die die prüfbare Teilbaugruppe 24 und ihren Test-Steuerblock 25 sowie eine Reihe von weiteren solchen Teilbaugruppen 22, 26 mit ihren jeweiligen Test-Steuerblöcken 23, 27 enthält, so daß diese Baugruppen in gleicher Weiste prüfbar sind und die gleiche oder eine andere Funktionalität in bezug auf die Teilbaugruppe 24 aufweisen. Auch auf dieser Ebene dürfen die Teilbaugruppen nicht geändert werden, wenn sie in der Gesamtschaltung 20 enthalten sind. Zur Steuerung des Tests in Schaltung 20 ist ein Test-Steuerblock 28 vorgesehen, der den verschiedenen Teilbaugruppen selektiv die Testausführung zuweist und über die Anschlüsse 21 die Verbindung zur Außenwelt - von der Baugruppe aus gesehen - herstellt. Der Einfachheit halber wurden keine weiteren Verbindungen in der Schaltung oder für die direkte Kommunikation mit der Außenwelt und den Teilbaugruppen dargestellt. Ebenso steuert die Test-Steuerschaltung 71 auf Leiterplatten-Ebene die Tests der verschiedenen Schaltungen 20, 72 und weist diese zu, jedoch wurden keine entsprechenden Verbindungen dargestellt. Die Test- Steuerschaltung 74 verfügt über externe Testpins 75 zum Anschluß an eine Test- Steuerungsvorrichtung, die unter Software-Steuerung oder einer anderen steuernden Einheit der Leiterplatte und damit den verschiedenen Schaltungen, Teilbaugruppen und Makros einen Testsignal-String zuführt.
Die abgebildete Hierarchie besteht aus vier Ebenen: Leiterplatte, Schaltung, Teilbaugruppe und Makro. Die einzelnen Teilbaugruppen müssen nicht unbedingt in mehrere Makros unterteilbar sein und die einzelnen Schaltungen brauchen nicht unbedingt in mehrere Teilbaugruppen unterteilbar sein. Auf der anderen Seite kann die Hierarchie auch mehr als vier Ebenen aufweisen: zum Beispiel können innerhalb einer einzigen Schaltung mehr als drei Ebenen möglich sein. Auf einer untersten hierarchischen Ebene steuert der Test-Steuerblock also die Ausführung des Tests direkt. Auf jeder nächsthöheren Ebene weist der Test-Steuerblock die Ausführung des Tests nur dem (den) Test-Steuerblock (Test-Steuerblöcken) auf der nächstniedrigeren Ebene zu. Es ist zu beachten, daß zum Beispiel Block 26 in seinem eigenen Zweig auf der niedrigsten Ebene liegen könnte. Die besondere Beschaffenheit der Test-Einrichtungen wird im folgenden beschrieben.

BESCHREIBUNG EINER TESTSTRUKTUR

Figur 2 stellt eine Teststruktur an parallelen Funktionsblöcken auf Prozessor-Ebene in Form eines Zustandsdiagramms dar. Die Test-Hardware wird an späterer Stelle beschrieben. Die Prozessor-Ebene ist die niedrigste Ebene, auf der ein Test- Steuerblock (TCB) den Testdatenfluß lenkt. Dieser Test-Steuerblock wird durch einen Test-Steuerblock auf der nächsthöheren Ebene in der Hierarchie mit einem von zwei Eingangs-Steuersignalen aktiviert. Zuerst wird ein allgemeines Reset-Signal MTR= 1 (Macro test reset) das System in den Reset-Zustand 44 versetzen. Zweitens wird ein Enable-Signal PRO ENA = 0 (processor enable) das Signal in Ruhe-Strategie steuern. Der entsprechend Figur 2 funktionierende Test-Steuerblock kann ein "Ready"-Signal an die nächsthöhere Steuerungsebene zurücksenden. Bei einer besonders vorteilhaften Ausführungsweise arbeiten die Funktionsblöcke jedoch vollständig synchron und der lokale Test-Steuerblock kennt die Zeitdauer oder die Anzahl der Takrzyklen, die für die Ausführung eines bestimmten Tests erforderlich sind. Die Befehle an den Test-Steuerblock werden in serieller Form über ein allgemeines primäres Eingangssignal MTM (macro test mode) erteilt. Wie in Figur 2 abgebildet beginnt die Prozedur in Hinblick auf den fraglichen Prozessor mit einem Reset-Signal der in dem betreffenden Test-Steuerblock realisierten finiten Zustandsmaschine: 40:MTR= 1, woraufhin der Reset- Zustand RS (44) erreicht wird. Solange Signal MTM=0 ist, wird die Schleife 42 bei jedem empfangenen Taktimpuls einmal durchlaufen, sofern die Schaltung vollständig synchron ist. Nach Empfang des Signals MTM= 1 wird die Testausführung gestartet (Linie 46). Bis MTM wieder Null wird, bringt jeder Taktimpuls das System in den nächsten Zustand der Kette 48, 50, 52, wobei diese Kette so viele Schritte umfaßt wie es Makros gibt. Es ist möglich, daß zwei oder mehr Schritte einem einzigen bestimmten Makro zugewiesen werden. Für jedes prüfbare Makro gibt es jedoch mindestens einen Schritt in der Kette. Wenn MTM= 1 ist, verzweigt die Maschine zur Durchführung des Tests von einem der Typen 1, 2 oder 3 (Block 58, 60 oder 62), wobei jeder einem zugehörigen Makro entspricht. Wenn der betreffende Test unter der Steuerung des Signals MTM=0 beendet wird, kehrt das System über Linie 64 in den Zustand 48 zurück. Das Umschalten des Signals MTM wird durch die Software gesteuert, der die läänge des betreffenden Tests vorgegeben wurde. Wenn das System während des Durchlaufens der Kette 48, 50, 52 auf den Ruhe-Zustand (idle) 54 schaltet, bleibt es dort, solange entweder MTM=0 ist oder das Enable-Signal PRO ENA Null bleibt (Schleifenlauf in Schleife 56). Nur wenn diese beiden Steuersignale auf 1 gehen, kann das System zur Kette 48, 50, 52 zurückkehren. Solange sich das System in der Ruhe- Schleife 56 befindet, kann der Rest des Tests in bezug auf eine andere Teilbaugruppe als die betreffende ausgeführt werden, zum Beispiel, indem dieser anderen Teilbaugruppe ein Test-Steuersignal oder Testmuster zugeführt wird. Auf diese Weise werden im allgemeinen alle Makros der Reihenfolge nach getestet. Bei einer besonderen Weiterentwicklung hat es sich als vorteilhaft herausgestellt, die Testsignale den verschiedenen Makros der Reihenfolge nach zuzuführen und dann mehrere Makros gleichzeitig die ihnen zugewiesenen Tests ausführen zu lassen. Diese Parallel-Legung der Tests auf der untersten Ebene ist besonders vorteilhaft in Kombination mit der Selbsttest-Strategie. Dort wird nacheinander eine Reihe von Testmustern erzeugt, die auf einem oder mehreren Ergebnismustern beruhen, so daß der Inhalt des letztendlichen Ergebnisses weitgehend zufallsmäßig verteilt wird, um eine ausgezeichnete Fehlererkennung zu erreichen. Die geringere Fähigkeit, explizit auf den Fehler innerhalb eines bestimmten Makros zu weisen, tut den vorteilhaften Eigenschaften der Strategie normalerweise keinerlei Abbruch. Es hat sich gezeigt, daß das Schreiben der Testsoftware vereinfacht wird, wenn die verschiedenen Tests wie oben beschrieben der Reihenfolge nach geladen und anschließend parallel ausgeführt werden. In der obigen Beschreibung wurde die Erzeugung der eigentlichen Testmuster nicht betrachtet, sondern nur die Verwaltung der Testzustände. Solche Testmuster würden jedoch immer nach den Standardtechniken festgelegt, wie sie in der Literaturreferenz genannt wurden. Das Ergebnis wären entweder direkte Ergebnismuster oder solche Ergebnismuster, die in ein Signaturmuster gebracht wurden, oder solche Muster oder Signaturen, die auf Korrektheit überprüft wurden, um eine Gut/Schlecht-Angabe zu liefern. Die Auswertung kann auf jeder realisierbaren Ebene erfolgen, d.h. in dem Makro selbst, in einer Teilbaugruppe, einer Baugruppe oder auf übergeordneter Baugruppen-Ebene, oder in einer externen Tester-Maschine. Neben der Gut/Schlecht-Angabe, die tatsächlich eine Mindestanforderung darstellt, kann mit verschiedenen Strategien, die nicht ausschließlich der vorliegenden Erfindung vorbehalten sind, jedes abweichende Verhalten erkannt werden. Im Prinzip wäre auch eine Reparaturprozedur denkbar, jedoch wird hier keiner dieser weiterführenden Schritte weiter betrachtet.
Figur 3 stellt eine Teststruktur an parallelen Teilbaugruppen auf Multiprozessor-Ebene dar. Auf ähnliche Weise - auch wenn die Namen der verschiedenen Signale unterschiedlich sind - könnte eine identische Teststruktur (oder eine durch eine höhere oder geringere Anzahl Schritte in jeder Kette angepaßte Teststruktur) für die Zuweisung und Durchführung des Tests auf der Ebene der verschiedenen Schaltungen auf jeder Ebene verwendet werden, die höher ist als die der Schaltung 20 in Figur 1 entsprechende, sei es innerhalb einer einzigen integrierten Schaltung oder auf der Ebene einer Leiterplatte, die mit einer Vielzahl von integrierten Schaltungsmodulen bestückt ist. Der Test-Steuerblock, der das Zustandsdiagramm aus Figur 3 realisiert, kann, nachdem er durch einen Steuerblock auf einer höheren Ebene aktiviert wurde, gegebenenfalls ein,"Ready"-Signal an diese nächsthöhere Ebene zurücksenden. In einer besonders vorteilhaften Ausführungsweise arbeiten die Funktionsblöcke und Teilbaugruppen jedoch synchron, und der Test-Steuerblock entsprechend Figur 3 würde die Zeitdauer oder die Anzahl der Taktzyklen, die für einen bestimmten Test erforderlich sind, kennen. Dies wäre vor allem der Fall, wenn das Zustandsdiagramm aus Figur 3 die höchste Ebene des erfindungsgemäßen Testzyklus darstellte. Jetzt werden die Befehle an den betreffenden Test-Steuerblock in serieller Form als ein primäres Eingangssignal MTM (macro test mode) zusätzlich zu dem bereits genannten MTR- Signal erteilt, das die Rückstellung steuert. Wie in Figur 3 dargestellt, wird das System nach Durchführung der Rückstellung durch die Umschaltung auf MTM = 1 zu Verbindung 86 gesteuert. Nach Erreichen von Zustand 88 kann das System unter Steuerung des Enable-Signals PRO ENA 1 = 1 einen Test für Teilbaugruppe 1 ausführen. Diese Testperiode kann fortgeführt werden, bis das Ready-Signal von der betreffenden Teilbaugruppe, RD1, von 0 auf 1 geht, woraufhin das System den Zustand 92 einnimmt. Auf ähnliche Weise kann jetzt ein Test an Baugruppe 2 ausgeführt werden. Nach Erreichen und Verlassen des Zustands 96 geht das System über die Verbindung 100 in einen Ruhe-Zustand (idle) 102, der solange beibehalten wird, wie entweder MTM=0 oder MTE=0 (macro test enable) ist; hinsichtlich der Funktion entspricht dieses letztere Signal dem Enable-Signal PRO_ENA ... Im Zustand 102 wird ein "Ready"-Signal erzeugt, das nicht explizit dargestellt ist. Bei MTM= 1 und MTE= 1 (nicht abgebildet), geht das System über Verbindung 106 wieder auf den Zustand 88. Vom Zustand 102 kann eine Verzögerung in Schleife 104 vorgesehen werden. Wenn mehr als drei aufeinanderfolgende hierarchische Ebenen vorhanden sind, kann jede höhere Ebene durch eine ähnliche Organisationsstruktur wie die in Figur 3 abgebildete dargestellt werden.

Einige weitere Anmerkungen zu Figur 3:

Um mit dem Zustandsdiagramm des Prozessors-TCBs in Übereinstimmung zu bleiben, muß dieser aktiviert und ein READY-Signal erzeugt werden. Außerdem ist ein Steuersignal erforderlich, um die finite Zustandsmaschine zu durchlaufen. Da der Multiprozessor normalerweise auf der höchsten Hierarchie-Ebene mit TCB liegt, weicht die Nomenklatur von den für die Prozessor-TCBS benutzten Namen etwas ab. Die Namen für die Multiprozessor-TCB-Steuersignale entsprechen der Makro-Test-Terminologie: Der Multiprozessor-TCB wird durch ein externes Signal mit der Bezeichnung MTE (Macro Test Enable) aktiviert. Er beginnt dann mit der Zuweisung eines TCB auf niedrigerer Ebene mit Hilfe des Signals PRO_ENA. Das Zustandsdiagramm des Multiprozessors wird unter der Steuerung des Signals MTM durchlaufen und die READY-Signale werden durch verschiedene Prozessoren erzeugt. Der angewiesene (aktivierte) Prozessor-TCB beginnt dann, ein Zustandsdiagramm unter der Steuerung des gleichen externen Signals MTM zu durchlaufen (das MTM-Signal wird an den aktivierten Prozessor-TCB weitergeleitet). Wenn der Ruhe-Zustand IDLE in diesem Diagramm erreicht ist, wird das READY-Signal erzeugt, um dem Multiprozessor-TCB mitzuteilen, daß der Test beendet ist. Auf dieses Signal hin erzeugt der Multiprozessor- TCB ein PRO_ENA-Signal für den nächsten Prozessor. Dieser Vorgang wird fortgesetzt, bis der letzte Prozessor-TCB sein READY-Signal erzeugt hat. Aufgrund dieses letzten Signals geht der Multiprozessor-TCB in den eigenen IDLE-Zustand und erzeugt damit sein eigenes READY-Signal.
Der IDLE-Zustand im Multiprozessor-Zustandsdiagramm dient für das Warten während der Ausführung der Selbsttests in den verschiedenen Prozessoren. Ein zweiter Grund besteht darin, daß während des Tests des Multiprozessors die gesamte Schaltung in einem definierten, bekanntermaßen einwandfreien Zustand ("Ruhezustand") bleibt.
Dieser Prozeß der Anweisung von Prozessoren auf einer niedrigeren Ebene, auf Betrieb zu schalten, entspricht dem Durchlaufen der Baumstruktur. Hierbei handelt es sich um einen hierarchischen Prozeß, der durch keine Hierarchie-Ebene begrenzt wird.

HARDWARE-REALISIERUNG

Figur 4 zeigt die hierarchische Steuerung der Test-Steuerblöcke. Nur die Datenkommunikation zwischen den verschiedenen Prozessoren (Teilbaugruppen) ist dargestellt. Die zu den Test-Interface-Elementen (TIE) gehörenden Steuersignale sind nicht abgebildet. Der Test-Steuerblock 110 (TCB) erhält die Signale MTR, MTM, MTE von der allgemeinen Steuerungsebene und sendet das Bereit-Signal READY an diese zurück. Er sendet verschiedenen Test-Steuerblöcken TCB 112, 114 auf der nächstniedrigeren Ebene PRO ENA-Signale (Indizes sind nicht spezifiziert) und erhält von diesen Ready-Signale (Indizes sind nicht spezifiziert). Die letztgenannten Test-Steuerblöcke erhalten auch die allgemeinen Steuersignale MTR, MTM, die keinen Index haben. Die Test-Steuerblöcke 112, 114 steuern die Prozessoren 116 bzw. 118. Wie beispielhaft gezeigt, sind die Prozessoren durch Datenbusse 120,122 mit nicht spezifizierter Multibit-Breite miteinander verbunden, wobei jeder solche Bus über einen Steuerblock 124 bzw. 126 verfügt. Die Prozessoren erhalten von ihrem jeweiligen Test-Steuerblock das Bus-Steuerblock-(BCB)-Steuersignal auf den Leitungen 128 bzw. 130, wobei ein aktivierendes Signal des letzteren wie abgebildet die Ausgangspuffer 132 bzw. 134 zur Übertragung der Bus-Steuerblock-Signale an den BCB-Steuerbus 136 steuert. Die Bedeutung der beiden Steuersignale (die Busbreite beträgt zwei Steuerbits) ist der nachstehenden Tabelle zu entnehmen: BCB_scan BCB_send Modus Daten vom Bus empfangen Daten an den Bus senden und die gleichen Daten erhalten Daten mit 3-State abtasten Daten abtasten und die gleichen Daten an den Bus schicken
Infolgedessen wird der Steuerbus 136 in der dargestellten Anordnung in Abhängigkeit von den Signalen auf den Leitungen 128 und 130 entweder durch den Prozessor 116 oder durch den Prozessor 118 angesteuert. Die Prozessoren wurden hier beispielhaft durch zwei Datenbusse 120, 122 verbunden dargestellt, jedoch ist auch jede andere Anzahl möglich. Während ein Prozessor hier den Steuerbus 136 ansteuern kann und damit die Datenübertragung auf den Datenbussen 120, 122 kontrolliert, wäre jeder andere hiermit verbundene Prozessor in der Lage, die an den betreffenden Datenbus übertragenen Daten zu überwachen. Die Bus-Steuerblöcke in den jeweiligen Prozessoren würden als Hold-Register fungieren.
Im allgemeinen wird der Test in einem Makro entsprechend dem obengenannten gut bekannten Scan-Testprinzip durchgeführt. In einem Prozessor oder in einer Baugruppe gibt es vier Scan-Ketten, die durch den zugehörigen Test-Steuerblock gesteuert werden.
1. Daten-Scan-Ketten:
Bus-Steuerblock (BCB) Scan-Kette. Alle BCBs im Prozessor sind Teil dieser Scan- Kette.
Daten-Scan-Kette. Die Daten-Scan-Kette besteht aus allen anderen scan-baren Flipflops im Prozessor.
2. Steuerungs-Scan-Ketten: Anweisungsregister (Instruction Register, IR) Scan-Kette.
3. Selbsttest-Scan-Ketten
Selbsttest-Scan-Kette. Alle Registerzellen und Registerdateien von selbsttest-fähigen
Makros im Prozessor sind Teil dieser Scan-Kette. Das Selbsttest-Prinzip an sich wurde in der US-Patentschrift 4.435.806 beschrieben. Für den Selbsttest ist externe Kommunikation nur in geringem Maße erforderlich; das Ergebnis ist eine Go-NoGo- Information und es wird relativ wenig Fehler-Identifikation erzeugt. Zur Verkürzung der Testdauer können die verschiedenen Test-Scan-Ketten zusammengefügt oder aufgeteilt werden.
Der Deutlichkeit halber werden die folgenden Signalgruppen aufgeführt:
- MTM : Macro Test Mode (bestimmt den Modus für jeden TCB).
- MTE : Macro Test Enable (aktiviert den TCB auf der höchsten Ebene und steuert den BCB-Steuerbus).
- MTC : Macro Test Clock (vorhanden bei mehreren Takten).
- MTR : Macro Test Reset (Rückstellung der Test-Steuerlogik, indem alle TCBS in den RESET-Zustand gezwungen werden).
- Eine Reihe von seriellen Dateneingängen und seriellen Datenausgängen für die vier Scan-Ketten-Arten. Diese Pins können mit normalen Funktionspins gemultiplext werden.
Bei Boundary-Scan, siehe US-Patentanmeldung mit der Seriennummer 374.515:
- TDI, TDO, TCK, TMS als die vier Boundary-Scan-Pins.
- MTM: Macro Test Mode (bestimmt den Modus für jeden TCB).
- Die Signale MTE und MTR können eventuell über das Boundary-Scan-Anweisungsregister und den Boundary-Scan-TAP erzeugt werden.
- MTC kann dem TCK entsprechen.
Figur 5 zeigt den Fall, in dem die jeweiligen Prozessoren 142, 148 über eine getrennte scan-bare Kette von Flipflops 164, 166 verfügen, die in Reihe geschaltet werden können. Die Ketten wurden mit einer einzigen Linie dargestellt. Um die Prozessoren einzeln testen zu können, wurden sie jeweils mit einem Bypass 156, 158 versehen, der jeweils ein Puffer-Flipflop zur Schaffung der Timing-Toleranz zwischen Eingang und Ausgang hiervon enthalten kann. Außerdem wurden für die selektive Weiterleitung von Testmustern und Ergebnismustern durch die Scan-Ketten verschiedene Multiplexer 140,146, 152 mit den entsprechenden Steuersignal-Eingängen 154, 160, 162 dargestellt. Die gezeigte Anordnung dient nur als grundlegendes Beispiel und kann nach den gleichen Prinzipien zu einer weiterentwickelten Konfiguration ausgebaut werden.
Wie erläutert, kann jeder Prozessor vier Arten von Scan-Ketten enthalten. Es stellt sich die Frage, was mit diesen Ketten geschieht, wenn ein Multiprozessor entworfen wird. Um die Zeitdauer für die serielle Prüfung aller EXUs in den verschiedenen Prozessoren zu verkürzen, werden sogenannte Bypass-Zellen benutzt. Eine Bypass- Zelle ist eine scan-bare Registerzelle, die parallel zu einem Prozessor angeordnet ist. Diese Bypass-Zelle liefert einen Kurzschlußweg für die Testdaten in dem Scan-Zyklus jeder Scan-Kette. Der Multiprozessor-TCB steuert diese Bypass-Zelle über das PRO ENA-Signal. Diese Bypass-Zelle wird für jede Art von Scan-Kette benutzt. Der Ausgang des Multiplexers ist mit dem seriellen Dateneingang der Scan-Kette des gleichen Typs in einem anderen Prozessor verbunden. Auf diese Weise verfügt der Multiprozessor wieder über vier Arten von Scan-Ketten.
Ein zweiter und noch wichtigerer Grund für die Verwendung von Bypass-Zellen ist die Erzeugung der Steuersignale für die Scan-Ketten in einem Multiprozessor. Ein Prozessor-TCB erzeugt Steuersignale für seinen eigenen, lokalen Teil der Scan-Ketten. Wenn Scan-Ketten von mehreren Prozessoren verbunden werden, können leicht Konflikte entstehen: Welcher TCB steuert die verbundene Scan-Kette? Dieses Problem könnte durch "Abstimmen" der verschiedenen TCBs gelöst werden. Dies ist bei der in diesem Bericht definierten hierarchischen Anordnung allerdings unmöglich. Die einzige Lösungsmöglichkeit für dieses Problem besteht also entweder darin, Test-Steuerbusse zu nutzen, wie im Fall des BCB-Steuerbusses, oder die Scan-Ketten der verschiedenen Prozessoren nicht miteinander zu verbinden. Wir haben uns für die letztgenannte Möglichkeit entschieden. Um die Verdrahtung zu primären IC-Pins zu minimieren und große Multiplexer (mit entsprechenden Steuersignalen) zu vermeiden, werden Bypass-Zellen verwendet. Wir müssen also folgende Aussage als Richtlinie machen:
Scan-Ketten von verschiedenen Prozessoren dürfen nicht miteinander verbunden werden und es müssen Bypass-Zellen benutzt werden.

Claims

1. Verfahren zum Testen von einem digitalen integrierten Schaltungsmittel (70), das über eine hierarchische Organisation mit mindestens drei Ebenen verfügt, nämlich mindestens eine Baugruppe (20, 72) auf einer hohen Ebene, wobei mindestens eine solche Baugruppe (20, 72) auf einer nächstniedrigeren Ebene eine erste Folge von teilbaugruppen (22, 24, 26, 28) enthält, und wobei mindestens eine solche Teilbaugruppe auf der untersten Ebene eine zweite Folge von prüfbaren Makros (25, 30, 32, 34, 36, 38) umfaßt, wobei sich das genannte Verfahren aus folgenden Schritten zusammensetzt:

a. kollektives Zurücksetzen aller genannten Makros (25, 30, 32, 34, 36, 38) auf den Ausgangszustand durch ein allgemeines Reset-Signal; dadurch gekennzeichnet, daß es weiterhin die folgenden Schritte umfaßt:

b. Aufrufen eines Baugruppen-Testzyklus, wobei innerhalb der ersten Folge von Teilbaugruppen (22, 24, 26, 28) nacheinander jede Teilbaugruppe angewiesen wird, um einen zugehörigen Teilbaugruppen-Testzyklus zu steuern, bis hierfür ein zugehöriges Teilbaugruppen-Bereit-Signal empfangen wird;

c. Durchführen eines Teilbaugruppen-Testzyklus für die auf diese Weise angegebene Teilbaugruppe, und Rückkehr zu dem zugehören Baugruppen-Testzyklus nach Beendigung des letztgenannten Teilbaugruppen-Testzyklus;

wobei der genannte Teilbaugruppen-Testzyklus folgendes umfaßt:

d. Aufrufen des genannten Teilbaugruppen-Testzyklus, wobei innerhalb der zweiten Folge von Makros nacheinander jedes Makro angewiesen wird, wobei bei jedem solchen Zeigen selektiv und bedingt ein Makro-Test unter der Steuerung eines allgemeinen Makro-Test-Modus-Steuersignals (MTM)durchgeführt wird oder anderenfalls das betreffende Makro umgangen wird, und wobei auf jeden Fall nach Beendigung des letztgenannten Makro-Tests zu dem Teilbaugruppen-Testzyklus zurückgekehrt wird;

e. und nach dem kompletten Durchlaufen der genannten ersten Folge von Teilbaugruppen (22, 24, 26, 28) jeweils in einem geeigneten Teilbaugruppen-Testzyklus Erzeugen einer Angabe dazu, ob sich die Baugruppe in einem einwandfreien oder fehlerhaften Zustand befindet.

2. Verfahren nach Anspruch 1, wobei das genannte integrierte Schaltungsmittel (70) eine einzige integrierte Schaltung ist.

3. Verfahren nach Anspruch 1, wobei das genannte integrierte Schaltungsmittel (70) eine hierarchische Organisation mit vier Ebenen aufweist, nämlich eine übergeordnete Baugruppe auf einer höchsten Ebene, wobei mindestens eine übergeordnete Baugruppe eine dritte Folge von Baugruppen enthält und wobei nach der Rückstellung die folgenden weiteren Schritte nach dem genannten Verfahren ausgeführt werden:

a1. Aufrufen eines Testzyklus für die übergeordnete Baugruppe von der dritten Folge der Baugruppen aus, der nacheinander auf jede Baugruppe zeigt, bis ein zugehöriges Baugruppen-Bereit-Signal empfangen wird;

a2. Durchführen eines Baugruppen-Testzyklus in jeder auf diese Weise angegebenen Baugruppe, und Rückkehr zu dem zugehören Testzyklus der übergeordneten Baugruppe nach Beendigung des letztgenannten Baugruppen-Testzyklus;

f. und nach dem kompletten Durchlaufen der genannten dritten Folge von Baugruppen jeweils in einem geeigneten Testzyklus Erzeugen einer Angabe dazu, ob sich die übergeordnete Baugruppe in einem einwandfreien oder fehlerhaften Zustand befindet.

4. Verfahren nach Anspruch 3, wobei das genannte integrierte Schaltungs-

mittel (70) eine Leiterplatte ist und jede Baugruppe (20, 72) eine integrierte Schaltung darstellt.

5. Verfahren nach Anspruch 1 oder 3, wobei jeder Baugruppen-Testzyklus nach dem Durchlaufen und Zeigen auf alle darin befindlichen Teilbaugruppen (22, 24, 26, 28) einen ersten Ruhe-Zustand (idle) (54, 102) enthält.

6. Verfahren nach einem der Ansprüche 1, 3 oder 5, wobei jeder Teilbaugruppen-Testzyklus nach dem Durchlaufen und Zeigen auf alle darin befindlichen Makros (25, 30, 32, 24, 26, 38) einen zweiten Ruhe-Zustand (52, 54) enthält.

7. Verfahren nach Anspruch 5 oder 6, wobei jeder solche Ruhe-Zustand durch einen Wert des allgemeinen Makro-Test-Modus-Steuersignals zugänglich ist.

8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die genannten Makros (25, 30, 32, 34, 36, 38) scan-prüfbar sind.

9. Verfahren nach einem der Ansprüche 1 bis 8, wobei jede solche integrierte Schaltung (70) durch Boundary-Scan prüfbar ist.

10. Integriertes Schaltungsmittel (70) mit einer internen hierarchischen Organisation mit mindestens drei Ebenen, nämlich mindestens eine Baugruppe (20, 72) auf einer hohen Ebene, wobei mindestens eine solche Baugruppe (20, 72) auf einer nächstniedrigeren Ebene eine erste Folge von Teilbaugruppen (22, 24, 26, 28) enthält, und wobei mindestens eine solche Teilbaugruppe auf der untersten Ebene eine zweite Folge von prüfbaren Makros (25, 30, 32, 34, 36, 38) umfaßt, wobei das Schaltungsmittel (70) folgendes beinhaltet:

a. einen allgemeine Reset-Signal-Eingang, der jedem Makro ein kollektives Reset-Signal (MTR) zuführt; dadurch gekennzeichnet, daß es weiterhin folgendes umfaßt:

b. in jeder genannten Baugruppe (20, 72) einen entsprechenden ersten Test-Steuerblock (110,112, 114), um innerhalb ihrer ersten Folge von Teilbaugruppen (22, 24, 26, 28) einen ersten Zeiger zum Zuweisen eines Teilbaugruppen-Testzyklus zirkulieren zu lassen, bis ein Teilbaugruppen-Bereit-Signal von der so gewiesenen Teilbaugruppe (22, 24, 26, 28) empfangen wird;

c. in jeder genannten Teilbaugruppe (22, 24, 26, 28) einen entsprechenden zweiten Test-Steuerblock (110, 112,114), um innerhalb ihrer zweiten Folge von Makros (25, 30, 32, 34, 36, 38) einen zweiten Zeiger zirkulieren zu lassen zum Zuweisen eines Makro-Tests unter der Steuerung eines allgemeinen Makro-Test-Modus-Steuersignals (MTM) oder andernfalls zum Umgehen des betreffenden Makros, und Rückkehr-Mittel zum Zurückkehren vom Makro-Test nach Empfang eines Makro-Bereit-Signals von dem so gewiesenen Makro;

d. und Bericht-Mittel, um nach dem kompletten Durchlaufen der genannten ersten Folge von Teilbaugruppen (22, 24, 26, 28) jeweils in einem geeigneten Teilbaugruppen- Testzyklus eine Angabe zu erzeugen, ob sich die Baugruppe in einem einwandfreien oder fehlerhaften Zustand befindet.

11. Integriertes Schaltungsmittel (70) nach Anspruch 10, das eine hierarchische Organisation mit mindestens vier Ebenen aufweist, nämlich eine übergeordnete Baugruppe auf einer höchsten Ebene, die eine dritte Folge von Baugruppen enthält, wobei das integrierte Schaltungsmittel (70) in der genannten übergeordneten Baugruppe einen Test-Steuerblock (110, 112, 114) für die übergeordnete Baugruppe umfaßt, um innerhalb der zugehörigen dritten Folge von Baugruppen einen dritten Zeiger zum Zuweisen eines eines Baugruppen-Testzyklus zirkulieren zu lassen, bis ein Baugruppen- Bereit-Signal von der so gewiesenen Baugruppe empfangen wird, und zweite Bericht- Mittel, um nach dem vollständigen Durchlaufen der dritten Folge von Baugruppen jeweils in einem geeigneten Baugruppen-Testzyklus auf der Basis jeder erzeugten kollektiven Angabe zum Zustand der Baugruppe (einwandfrei oder fehlerhaft) eine Angabe zu erzeugen, ob sich die übergeordnete Baugruppe in einem einwandfreien oder fehlerhaften Zustand befindet.

12. Integriertes Schaltungsmittel (70) nach Anspruch 10 oder 11, realisiert als eine einzelne integrierte Schaltung.

13. Integriertes Schaltungsmittel (70) nach Anspruch 10 oder 11, wobei die genannten Makros (25, 30, 32, 34, 36, 38) mindestens ein erstes Makro mit einer ersten internen Test-Scan-Kette von Flipflops umfassen, und ein zweites Makro mit einer zweiten internen Kette von weiteren Flipflops, und Reihenschaltungs-Mittel zur Reihenschaltung der genannten ersten und der genannten zweiten internen Test-Scan-Kette, wobei das erste und das zweite Makro über einen jeweiligen ersten bzw. zweiten gepufferten Bypass verfügen, das genannte Reihenschaltungs-Mittel mindestens einen ersten Zustand zur Reihenschaltung der genannten ersten internen Kette und des genannten zweiten Bypasses aufweist, um die zweite interne Kette zu deaktivieren, und einen zweiten Zustand zur Reihenschaltung des genannten ersten Bypasses und der genannten zweiten internen Kette aufweist, um die erste interne Kette zu deaktivieren.

14. Integriertes Schaltungsmittel nach Anspruch 10 oder 11, wobei mindestens eine Teilbaugruppe zwei durch einen Datenbus verbundene Makros enthält, die mit einem außerhalb der beiden Makros liegenden Bus-Steuerblock (124, 126) versehen sind, wobei das integrierte Schaltungsmittel (70) einen Bus-Steuerblock-Steuerbus zur parallelen Zuführung von mindestens zwei verschiedenen Steuersignalen an den genannten Bus-Steuerblock aufweist, wobei jedes der beiden Makros Gate-Mittel enthält, um unter der Steuerung ihres eigenen Steuerblocks Bus-Steuerblock-Steuersignale von ihrem eigenen Steuerblock an den genannten Steuerbus weiterzuleiten.