JP2000258506A - 半導体集積回路およびそのテストパターン生成方法 - Google Patents

Abstract

(57)【要約】 【課題】 パイプライン構造を持たない同期設計回路に
対してパイプラインスキャンの手法が適用できないとい
う課題があった。 【解決手段】 ステージ間隔ｎのスキャンチェーンにお
いて、異なる剰余値を持つ複数のステージラベルが付与
されるステージに対して、同じ剰余値を持つようにテス
ト回路３ａ，３ｂおよびテストパス４ａ，４ｂを組み込
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フリップフロッ
プ（ＦＦ）と組み合わせ回路から構成される同期設計回
路等の半導体集積回路およびその回路欠陥を検出するた
めのテストパターンを生成するテストパターン生成方法
に関するものである。

【０００２】

【従来の技術】一般に半導体集積回路は、複数個のフリ
ップフロップ（ＦＦ）と複数個の組み合わせ回路から構
成されている。近年、より高い周波数で動作可能な大規
模集積回路（ＬＳＩ）の需要が高まっており、これに伴
って、半導体集積回路内でフリップフロップの占める割
合が増加している。

【０００３】図１１は従来の半導体集積回路の一部を示
すブロック図であり、図において、ＦＦはフリップフロ
ップ、１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅのそれ
ぞれは複数個のフリップフロップ（ＦＦ）から構成され
るステージ、２ａ，２ｂ，２ｃ，２ｄは組み合わせ回路
である。

【０００４】ＬＳＩ等の半導体集積回路を構成する膨大
な数のフリップフロップ、組み合わせ回路、配線等の故
障、即ち、半導体集積回路における回路欠陥を検出する
ため、従来から、フリップフロップ（ＦＦ）をスキャン
フリップフロップ（ＳＦＦ）に置換し、このスキャンフ
リップフロップ（ＳＦＦ）を利用して半導体集積回路の
テストを実行している。このような従来のテスト回路設
計手法としては、フルスキャン、パーシャルスキャン等
があり、それぞれ自動的にテストパターンを生成する自
動テストパターン生成（Ａｕｔｏ ＴｅｓｔＰａｔｔｅ
ｒｎ Ｇｅｎｅｒａｔｉｏｎ、即ち、ＡＴＰＧ）が行わ
れている。

【０００５】図１２は従来のフルスキャンの手法を示す
説明図であり、図において、１２ａ，１２ｂ，１２ｃ，
１２ｄ，１２ｅはステージ、１２はテストパターンを入
力する入力線で各ステージ１２ａ〜１２ｅ内のスキャン
フリップフロップを接続して形成されるスキャンチェー
ンである。そして、各ステージ１２ａ〜１２ｅ内のフリ
ップフロップ（ＦＦ）は、すべてスキャンフリップフロ
ップ（ＳＦＦ）で置換されている。その他の構成要素
は、図１１に示した半導体集積回路のものと同じである
ので、同一の参照符号を使用する。

【０００６】次に動作について説明する。フルスキャン
の手法では、各ステージ１２ａ，１２ｂ，１２ｃ，１２
ｄ，１２ｅ内のスキャンフリップフロップ（ＳＦＦ）を
接続してスキャンチェーン１２を形成し、スキャンモー
ド中に、このスキャンチェーン１２を通じてスキャンフ
リップフロップ（ＳＦＦ）内にテストパターンを入力す
る。その後、通常モード中にクロックを供給すること
で、テストパターンを組み合わせ回路２ａ，２ｂ，２
ｃ，２ｄが取込み、そして出力し、その後、スキャンモ
ード中に、スキャンチェーン１２を介して、スキャンフ
リップフロップ（ＳＦＦ）からテスト結果を外部へ取り
出す。そして、得られたテスト結果をモニタすること
で、半導体集積回路の欠陥の有無を検出するものであ
る。

【０００７】図１３はフルスキャンの手順を示すフロー
チャートである。先ず、半導体集積回路内の組み合わせ
回路２ａ，２ｂ，２ｃ，２ｄを抽出する（ステップＳＴ
１３１）。次に、これらの組み合わせ回路２ａ，２ｂ，
２ｃ，２ｄに対するＡＴＰＧを実行する（ステップＳＴ
１３２）。このＡＴＰＧで生成されたテストパターン
は、組み合わせ回路２ａ，２ｂ，２ｃ，２ｄのそれぞれ
の入力を制御し、出力を観測するパターンであるので、
実際の半導体集積回路のテストに直接使用可能なもので
はない。

【０００８】次に、スキャンチェーン１２を使用して、
ＡＴＰＧで生成されたテストパターンを、実際の半導体
集積回路で使用可能とするために、フォーマッティング
（Ｆｏｒｍａｔｔｉｎｇ）を行う（ステップＳＴ１３
３）。例えば、組み合わせ回路２ａに対するテストパタ
ーンのフォーマッティングでは、先ず、スキャンモード
下で、スキャンチェーン１２を通じて、テストパターン
を第１のステージ１２ａ内のスキャンフリップフロップ
（ＳＦＦ）へ設定する。次に、通常動作モード下で、シ
ステムクロックの１クロックで、組み合わせ回路２ａか
らの出力をステージ１２ｂ内のスキャンフリップフロッ
プ（ＳＦＦ）が取り込む。最後に、スキャンモード下
で、ステージ１２ｂ内のスキャンフリップフロップ（Ｓ
ＦＦ）内のデータを、スキャンチェーン１２を介して外
部へ取り出しモニタする。

【０００９】通常、ＡＴＰＧで生成されるテストパター
ンは複数個あるので、この一連の動作を必要回数だけ繰
り返してテストパターンのフォーマッティングを実行す
る。この時、テストパターンは、スキャンチェーン１２
で分割された小規模な組み合わせ回路のみを対象とした
もので良い。従って、テストパターンの生成は比較的容
易であり、かつ、比較的小規模なテストパターンで、半
導体集積回路内の故障検出率を高めることができるとい
う特徴がある。

【００１０】しかしながら、このフルスキャンでは、フ
リップフロップ（ＦＦ）の全てを、スキャンフリップフ
ロップ（ＳＦＦ）に置き換えるので、回路面積がフリッ
プフロップ（ＦＦ）の数に比例して増大するといった課
題があった。以下に、フリップフロップ（ＦＦ）とスキ
ャンフリップフロップ（ＳＦＦ）との面積の差異を説明
する。

【００１１】図１４はフリップフロップ（ＦＦ）を示す
ブロック図であり、図１５はスキャンフリップフロップ
（ＳＦＦ）を示すブロック図である。これらの図におい
て、Ｄはデータを入力するデータ入力線、ＳＩはスキャ
ンデータの入力線、ＳＭはスキャンモードを設定する制
御線、Ｔはスキャンフリップフロップ（ＳＦＦ）の動作
を規定するスキャンクロックの入力線、Ｑはデータを出
力する出力線、そして、ＱＣは出力線Ｑのデータの反転
データを出力する出力線である。

【００１２】図１４に示すフリップフロップ（ＦＦ）
と、図１５に示すスキャンフリップフロップ（ＳＦＦ）
とを比較すれば明らかな様に、スキャンフリップフロッ
プ（ＳＦＦ）は、フリップフロップ（ＦＦ）より回路規
模が大きい。即ち、回路面積が大きい。最近では、半導
体集積回路に対する高速動作（より高いクロック周波数
での動作）の要求が増々高まっている。これを実現する
のに、ＦＦ間の組み合わせ回路の段数を少なく抑えなけ
ればならない。すなわち、より多くのフリップフロップ
（ＦＦ）が必要とされる傾向にある。従って、フルスキ
ャンを実行する場合、すべてのフリップフロップ（Ｆ
Ｆ）を、スキャンフリップフロップ（ＳＦＦ）で置換す
るので、必然的に、半導体集積回路の面積のオーバヘッ
ドが増大し（面積オーバヘッド）、即ち、半導体集積回
路の回路規模が増大するといった課題があった。

【００１３】図１６はパーシャルスキャンの手法を示す
説明図であり、図において、１６ａ，１６ｂ，１６ｃ，
１６ｄ，１６ｅはステージであり、ステージ１６ｃ以外
の各ステージは、スキャンフリップフロップ（ＳＦＦ）
とフリップフロップ（ＦＦ）とが混在している。スキャ
ンフリップフロップ（ＳＦＦ）は互いに接続され、スキ
ャンチェーン１６を構成している。その他の構成要素
は、図１１に示した半導体集積回路のものと同じである
ので、同一の参照符号を使用する。

【００１４】次に動作について説明する。図１７はパー
シャルスキャンの手順を示すフローチャートである。パ
ーシャルスキャンを実行する場合、まず、テストの対象
回路である、図１１に示す半導体集積回路を解析し、制
御性や観測性の悪いフリップフロップを悪い順番に並
べ、テストポイントを抽出する（ステップＳＴ１７
１）。

【００１５】予め与えられたスキャン化率（全体のフリ
ップフロップに対して、スキャン化するフリップフロッ
プの割合）を基にして、スキャン化するフリップフロッ
プの個数を求め（回路中の総フリップフロップ数にスキ
ャン化率を乗算する）、テストポイントからその個数分
のフリップフロップを抽出し、抽出されたフリップフロ
ップ（ＦＦ）のみをスキャンフリップフロップ（ＳＦ
Ｆ）に変換する（ステップＳＴ１７２）。これにより、
例えば、図１６に示すスキャンチェーン１６を有する回
路が得られる。

【００１６】次に、図１６に示す回路に対して、スキャ
ンチェーン１６を利用した制御および観測を考慮しなが
ら、ＡＴＰＧを実行しテストパターンを得る。しかしな
がら、フルスキャンと異なり、このパーシャルスキャン
では、ＡＴＰＧの対象回路として、順序回路素子である
フリップフロップ（ＦＦ）が含まれているので、システ
ムクロックとのタイミングを考慮した順序回路（フリッ
プフロップ等）に対するテストパターンの生成が必要と
なる（ステップＳＴ１７３）。

【００１７】最後に、フルスキャンの場合と同様に、ス
キャンチェーン１６に連なる部分に対して、正しくデー
タが設定および観測できるように、テストパターンのフ
ォーマッティングを行う（ステップＳＴ１７４）。

【００１８】このパーシャルスキャンの手法では、全て
のフリップフロップ（ＦＦ）をスキャンフリップフロッ
プ（ＳＦＦ）と置換する必要が無いので、スキャン化率
を低く設定でき、面積オーバヘッドの増大を抑制できる
が、反面、フリップフロップ（ＦＦ）などの順序回路を
考慮したＡＴＰＧの実行は困難で、スキャン化率を低く
すると、故障検出率が低下し、テストパターンの数が膨
大となる等の課題があった。また、パーシャルスキャン
の手法では、フリップフロップ（ＦＦ）等の順序回路を
考慮しながらテストパターンを生成しなければならない
ので、全体の回路を一括して処理する必要があり、この
ため、現在のエンジニアリング・ワークステーション
（ＥＷＳ）の性能では、大規模集積回路に関するパーシ
ャルスキャンの実行は非常に困難であった。

【００１９】

【発明が解決しようとする課題】従来の半導体集積回路
の回路テスト、即ち、フルスキャンやパーシャルスキャ
ンといった、半導体集積回路の回路故障を検出する従来
の手法は、以上のように構成されていたので、フルスキ
ャンでは、全てのフリップフロップ（ＦＦ）をスキャン
フリップフロップ（ＳＦＦ）と置き換える必要があり、
これにより回路面積が増大し、即ち、面積オーバヘッド
が増大するという課題があった。一方、パーシャルスキ
ャンでは、一部のフリップフロップ（ＦＦ）をスキャン
フリップフロップ（ＳＦＦ）へ置き換えるので、面積オ
ーバヘッドの増大を抑制可能ではあるが、その反面、フ
リップフロップ（ＦＦ）などの順序回路を考慮したＡＴ
ＰＧの実行が困難となり、例えば、スキャン化率を低く
すると、故障検出率が低下し、テストパターンの数が膨
大となる等の課題があった。さらに、パーシャルスキャ
ンでは、フリップフロップ（ＦＦ）等の順序回路を考慮
しながらテストパターンを生成しなければならないの
で、全体の回路を一括して処理する必要があり、このた
め、現在のエンジニアリング・ワークステーション（Ｅ
ＷＳ）の性能では、大規模集積回路に関するパーシャル
スキャンの実行は非常に困難であるといった課題があっ
た。この発明は上記の課題を解決するためになされたも
ので、面積オーバヘッドの増加を少なくして、半導体集
積回路の多くのタイプである同期設計回路の検出するテ
ストパターンを容易に生成可能な（ＡＴＰＧを実行可能
な）構成を備えた半導体集積回路およびそのテストパタ
ーン生成方法を得ることを目的とする。

【００２０】

【課題を解決するための手段】この発明に係る半導体集
積回路は、複数のフリップフロップからなる複数のステ
ージと、複数のステージ間に設けられた複数の組み合わ
せ回路と、所定のステージ間隔ｎ（ｎは正の整数）で、
スキャンチェーンを構築する場合、複数のステージラベ
ルが付与される第１のステージに関し、複数のステージ
ラベルが、ステージ間隔ｎに関し異なる剰余値を持つ場
合において、同一の剰余値を持つように第１のステージ
と他のステージとの間に設けられた第１のテストパス
と、第１のテストパスの途中にスキャンテスト時にオン
する第１のテスト回路とを備えたことを特徴とするもの
であり、パイプライン構造を持たない場合においても、
パイプラインスキャンの手法を適用可能にするものであ
る。

【００２１】この発明に係る半導体集積回路は、ステー
ジ間隔ｎ（ｎは正の整数）でスキャンチェーンを構築す
る場合に、パスの存在により複数のステージラベルが付
与される第２のステージに関し、第２のステージに付与
される複数のステージラベルが、ステージ間隔ｎに関し
同一の剰余値を有する場合は、第２のステージと他のス
テージとの間には、第１のテストパスおよび第１のテス
ト回路を設けないことを特徴とするものであり、パイプ
ライン構造を持たない場合においても、パイプラインス
キャンの手法を適用可能にするものである。

【００２２】この発明に係る半導体集積回路は、ステー
ジ間隔ｎ（ｎは正の整数）でスキャンチェーンを構築す
る場合に、フィードバックにより、ステージ間隔ｎに関
し異なる剰余値のステージラベルが付与されるところ
の、少なくとも１個以上のホールド機能付きフリップフ
ロップからなる第３のステージに関して、ホールド機能
付きフリップフロップに、第２のテストパスおよび第２
のテスト回路を設け、スキャンテスト時に、第２のテス
トパスを介して第２のテスト回路をオンさせ、ホールド
機能付きフリップフロップのホールド機能を無視するよ
うに構成したことを特徴とするものであり、パイプライ
ン構造を持たない場合においても、パイプラインスキャ
ンの手法を適用可能にするものである。

【００２３】この発明に係るテストパターン生成方法
は、故障検出テストの対象である半導体集積回路内の複
数のフリップフロップから構成されている各ステージに
ステージラベルを付与し、スキャンチェーンを構築する
ステージ間の幅がｎ（ｎは正の整数）の場合、複数のス
テージラベルが付与されるステージで、複数のステージ
ラベルが、スキャンチェーンのステージ間の幅ｎに関
し、異なる剰余値を有する場合、複数のステージラベル
が同じ剰余値を有するようにステージ間にテストパスを
挿入し、さらにスキャンテスト時にオンしてテストパス
を有効にするテスト回路を、テストパスの途中に挿入
し、スキャンチェーンの対象となるステージ内のフリッ
プフロップをスキャンフリップフロップに変換し、テス
トパターンを生成し、ステージ間に存在する組み合わせ
回路用のテストパターンを生成することを特徴とするも
のである。

【００２４】この発明に係るテストパターン生成方法で
は、テスト回路をテストパスの途中に挿入するステップ
で、ホールド機能付きフリップフロップを有し、異なる
余剰値を有する複数のステージラベルが付与されたステ
ージが存在する場合に、ホールド機能付きフリップフロ
ップのホールド機能を無視するテストパスおよびテスト
回路をさらに挿入することを特徴とするものである。

【００２５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．まず、この発明の実施の形態１に係ると
ころの、同期設計回路である半導体集積回路およびテス
トパターン生成方法の説明を行う前に、この発明の基本
概念であるパイプラインスキャンの手法を説明する。こ
のパイプラインスキャンの手法は、従来のフルスキャン
やパーシャルスキャンの欠点、即ち、面積オーバヘッド
の増大、回路故障検出のためのテストパターンの生成が
困難であるといった欠点を解消するものである。

【００２６】同期設計回路等の半導体集積回路における
パイプライン構成とは、１個あるいは複数個のフリップ
フロップ（ＦＦ）と組み合わせ回路からなるステージ
が、複数ステージ配置されて構成されている。例えば、
ｉ１ステージ（ｉ１は任意の整数）内の組み合わせ回路
は、ｉ１ステージを構成する複数のフリップフロップ
（ＦＦ）からの出力を取り込み（入力し）、この組み合
わせ回路の出力は、必ず、次段のステージ（ｉ１＋１）
内のフリップフロップ（ＦＦ）に取り込まれる。

【００２７】一般に、同期設計回路におけるステージと
は、あるフリップフロップ群と組み合わせ回路とのペア
を意味するが、以下に記載する実施の形態１〜実施の形
態３の説明において、説明を明解にするため、フリップ
フロップのグループ（フリップフロップ群）を代表させ
てステージと呼ぶことにする。例えば、図１において、
ステージｉ１とは、３個のスキャンフリップフロップ
（ＳＦＦ）から構成されたものであり、ステージ（ｉ１
＋１）とは、３個のフリップフロップ（ＦＦ）から構成
されているものとする。さらに、説明の簡略上、ステー
ジの番号とステージに付与されるステージラベルは、特
に断らない場合、同一の値を使用するものとする。

【００２８】図１１に示した同期設計回路である半導体
集積回路装置の構成は、パイプライン構成を有してい
る。このようなパイプライン構成は、高速演算用の大規
模集積回路（ＬＳＩ）等に多く見られる構成である。

【００２９】パイプラインスキャンの手法では、図１１
に示した構成の半導体集積回路に対して、一定のステー
ジ間隔ｎ（ｎは正の整数）毎のステージのみをスキャン
化する。つまり、スキャンチェーンとして互いにシリア
ルに接続する。つまり、半導体集積回路内の複数のフリ
ップフロップ群において、一部のステージのフリップフ
ロップ（ＦＦ）のみをスキャンチェーン化するという点
で、パーシャルスキャンに分類される。

【００３０】図２は一定のステージ間隔ｎ＝２で複数の
ステージをスキャンチェーン化した半導体集積回路を示
すブロック図であり、図において、１１ａ〜１１ｅは複
数個のスキャンフリップフロップ（ＳＦＦ）あるいはフ
リップフロップ（ＦＦ）から構成されるステージ、２ａ
〜２ｆは組み合わせ回路、２０はスキャンチェーンであ
る。

【００３１】図３は図２に示した半導体集積回路装置に
おいて、スキャン化されていないステージ（図２におけ
るステージ１１ｂおよび１１ｄ）を省略した場合の等価
回路を示すブロック図である。テストパターン生成時に
は、図３に示す構成のステージ１１ａと１１ｃとが組み
合わせ回路２ａ，２ｂを介して直接にデータの出力、入
力を行う。パイプラインスキャンを示す図３の構成は、
図１２に示した従来のフルスキャンを示す回路構成と、
テストパターン生成の点で等価であるので、フルスキャ
ンと同じ自動テストパターン生成（Ａｕｔｏ Ｔｅｓｔ
ＰａｔｔｅｒｎＧｅｎｅｒａｔｉｏｎ、即ち、ＡＴＰ
Ｇ）が利用できる。

【００３２】図４はパイプラインスキャンの手順を示す
フローチャートである。先ず、図１１に示す半導体集積
回路装置の構成から、スキャン変換用の対象となるステ
ージ１１ａ，１１ｃ，１１ｅを抽出する（ステップＳＴ
４１）。

【００３３】次に、抽出されたステージ１１ａ，１１
ｃ，１１ｅ内のフリップフロップ（ＦＦ）をスキャンフ
リップフロップ（ＳＦＦ）と置き換える（ステップＳＴ
４２）。その後、ＡＴＰＧ用のデータベースを構築し、
テストパターンを格納する（ステップＳＴ４３）。

【００３４】次に、組み合わせ回路２ａ〜２ｄに対する
ＡＴＰＧを実行し、組み合わせ回路用のテストパターン
を生成する（ステップＳＴ４４）。最後に、テストパタ
ーンのフォーマッティングを実行する（ステップＳＴ４
５）。このフォーマッティングは、フルスキャンの説明
で行ったものと同一なので、ここでの説明は省略する。

【００３５】従って、パイプラインスキャンの手法を用
いれば、小規模で高い故障検出率を持ったテストパター
ンを、比較的容易に生成することが可能である。そし
て、テストの実行時には、フルスキャン時のクロック入
力に加えて、スキャン化されなかったステージ１１ｂ，
１１ｄのフリップフロップ間のデータ伝達のため、シス
テムクロックを余分に入力すればよい。これにより、テ
ストデータを、ステージからステージへと正しく転送す
ることができる。

【００３６】上記したパイプラインスキャンの手法は、
半導体集積回路の構造が、図１１に示すような完全なパ
イプライン構成を持つものに限定されるが、面積オーバ
ヘッドが小さく、同時にＡＴＰＧを適用可能であるとい
う利点を有しており、従来のフルスキャンやパーシャル
スキャンの有する欠点を解消できるという特徴がある。

【００３７】以下に説明するこの発明の各実施の形態１
〜実施の形態３の半導体集積回路およびテストパターン
生成方法では、パイプラインスキャンの手法をパイプラ
イン構造以外の様々な構造を持つ同期設計回路、即ち、
半導体集積回路の場合にも適用可能とするものである。

【００３８】図５は同期設計回路である半導体集積回路
を示すブロック図であり、図において、ｉ１，ｉ１＋
１，ｉ１＋２，ｉ２，ｉ２＋１，ｉ２＋２，ｉ３のそれ
ぞれは、複数のフリップフロップ（ＦＦ）からなるステ
ージ、２ａ〜２ｆのそれぞれは、組み合わせ回路であ
る。また、ｐ１，ｐ２はデータパスである。図５に示す
半導体集積回路は、複数のフリップフロップ（ＦＦ）と
組み合わせ回路２ａ〜２ｆとから構成されている。

【００３９】図６は図５に示す半導体集積回路をスキャ
ン化し、各ステージにステージラベルを付与した場合を
示す説明図である。図において、ｉ１，ｉ１＋１，ｉ１
＋２，ｉ２＋１，ｉ２＋２，ｉ３等は各ステージのステ
ージラベル、２ａ〜２ｆは組み合わせ回路、そしてｐ
１，ｐ２はデータパスである。また、点線は挿入したい
スキャンチェーン（スキャンパス）である。図６に示す
半導体集積回路では、点線で示されるように、ステージ
間隔ｎ＝３でスキャンチェーンが構成されようとしてい
る。

【００４０】図１はこの発明の実施の形態１による半導
体集積回路を示すブロック図であり、図において、ｉ
１，ｉ１＋１，ｉ２＋１，ｉ２＋２，ｉ３は、ステージ
またはステージに付与されたステージラベルである。同
様に、ｉ１＋２又はｉ２＋２，ｉ２＝ｉ１＋３又はｉ３
は、ステージ（第１のステージ）または、ステージに付
与されたステージラベルである。そして、１はスキャン
チェーン、２ａ〜２ｆは組み合わせ回路、３ａ，３ｂは
セレクタ等の回路選択素子で構成されているテスト回路
（第１のテスト回路）、４ａ，４ｂはスキャンテスト時
にテスト回路３ａ，３ｂがオンすることにより導通して
活性化されるテストパス（第１のテストパス）である。

【００４１】次に動作について説明する。図５に示す半
導体集積回路にパイプラインスキャンの手法を適用し、
ステージ間隔ｎ＝３のスキャンチェーンを構築する場
合、図６に示すように、データの飛び越しパスｐ１やフ
ィードバックパスｐ２の存在のために、複数のステージ
ラベルが付与されるステージ、具体的には、ステージ
（ｉ１＋２又は、ｉ２＋１）および（ｉ２＝ｉ１＋３又
は、ｉ１＋２）が存在する。即ち、ステージ（ｉ１＋
１）からステージｉ２の直前の組み合わせ回路２ｃへの
データの飛び越しパスｐ１があり、また、組み合わせ回
路２ｄから組み合わせ回路２ｂへのデータのフィードバ
ックパスｐ２が存在する。

【００４２】従って、図６に示す半導体集積回路は完全
なパイプライン構造を有していないので、パイプライン
スキャンの手法をそのまま適用することができず、組み
合わせ回路用のテストパターンを生成できない。つま
り、上流のＳＦＦから入力されたテストパターンが、同
一回数のクロック信号の入力によって、下流のＳＦＦへ
到達できない場合が発生する。つまり、図６の構成で
は、スキャン化されていないステージ内のフリップフロ
ップ（ＦＦ）を無視して、組み合わせ回路用のＡＴＰＧ
を実行するというパイプラインスキャンの手法が適用で
きない。

【００４３】そこで、図１に示す実施の形態１の半導体
集積回路に示されるように、図５および図６に示した不
完全なパイプライン構造である飛び越しのデータパスｐ
１の途中に、テスト回路３ａを挿入し、かつ、スキャン
テスト時に使用される（導通して活性化される）テスト
パス４ａを、ステージ（ｉ２＋２）と組み合わせ回路２
ｃとの間に挿入する。同様に、図５に示した不完全なパ
イプライン構造であるフィードバックのデータパスｐ２
の途中に、テスト回路３ｂを挿入し、かつ、スキャンテ
スト時に使用される（導通して活性化される）テストパ
ス４ｂを、ステージ（ｉ２＋１）と組み合わせ回路２ｂ
との間に挿入する。

【００４４】これにより、スキャンテスト時において、
テスト回路３ａおよび３ｂのそれぞれをオンさせて、デ
ータがテストパス４ａおよび４ｂを経由するようにすれ
ば、図１に示すステージ（ｉ１＋２）は、テストパス４
ｂから見た場合、新たなステージラベル（ｉ２＋２）と
なる。同様に、ステージ（ｉ２＝ｉ１＋３）は、テスト
パス４ａから見た場合、新たなステージラベルｉ３とな
る。

【００４５】このように、スキャンテスト時において、
テスト回路３ａ，３ｂをオンして新たなテストパス４
ａ，４ｂを利用することで、ステージ（ｉ１＋２）は、
新たなステージラベル（ｉ２＋２）が付与され、ステー
ジ（ｉ２＝ｉ１＋３）は、新たなステージラベルｉ３が
付与される。これらの各ステージに付与された複数のス
テージラベルは、同じｎの剰余値を持つことがわかる。
その結果、スキャンチェーンを構成する、いずれかのス
テージ内のＳＦＦから入力されたテストパターンは、同
一のクロック回数で、下流のスキャンチェーンを構成す
るステージ内のＳＦＦ内に取り込まれる。従って、スキ
ャンチェーンを構成していない中間のステージ内のフリ
ップフロップ（ＦＦ）を無視して、組み合わせ回路用の
ＡＴＰＧを利用することが可能となる。

【００４６】従って、半導体集積回路がパイプライン構
造を有していない場合においても、面積オーバヘッドを
小さく、かつ、高い故障検出率を有するパイプラインス
キャンの手法を利用可能なテスト方法の手順は、以下の
ようになる。

【００４７】図７は図１に示す実施の形態１の半導体集
積回路のテストパターン生成方法を示すフローチャート
である。まず、半導体集積回路内で、複数のフリップフ
ロップから構成されている各ステージに対してステージ
ラベルを付与する、即ち、ラベリングを行う（ステップ
ＳＴ７１）。

【００４８】尚、前述したように、一般的に、同期設計
回路等の半導体集積回路におけるステージとは、フリッ
プフロップ群と組み合わせ回路のペアを言うが、この発
明の実施の形態１〜実施の形態３の説明において、説明
の簡略上、フリップフロップ群を代表させてステージと
いう。

【００４９】次に、スキャンチェーンを構築するステー
ジ間隔ｎ（ｎは正の整数）を決定する。そして、複数の
ステージラベルが付与されるステージに対して、複数の
ステージラベルが同じ剰余値を有するようにテストパス
を挿入し、さらにテストパスの途中にテスト回路を挿入
する（ステップＳＴ７２）。例えば、ｎ＝３の場合、剰
余値は、０，１，２である。

【００５０】次に、スキャンチェーンの対象となるステ
ージ内のフリップフロップ（ＦＦ）をスキャンフリップ
フロップ（ＳＦＦ）に変換する（ステップＳＴ７３）。
そして、ＡＴＰＧを実行し、テストパターンのデータベ
ースを構築する。具体的には、ＲＡＭなどのメモリ（図
示せず）内に格納する。

【００５１】次に、組み合わせ回路用のＡＴＰＧを実行
する（ステップＳＴ７５）。その後、テストパターンの
フォーマッティングを実行する（ステップＳＴ７６）。
これにより、得られたテストパターンをモニタして、半
導体集積回路の故障の有無を観察して、パイプラインス
キャンの実行が完了する。

【００５２】以上のように、この実施の形態１によれ
ば、半導体集積回路内のステージに対してラベリングを
行い、複数のステージラベルが付与される各ステージに
おいて、そのステージラベル内の剰余値が互いに異なる
剰余値を有する場合、対象ステージに対して、テスト回
路およびテストパスを導入し、剰余値が同じ値となるよ
うに構成したので、パイプライン構造を有しない半導体
集積回路に対しても、少ない面積オーバヘッドで、高い
故障検出率を得るパイプラインスキャンの手法を適用で
きる。

【００５３】実施の形態２．図８はこの発明の実施の形
態２による半導体集積回路を示すブロック図であり、図
において、（ｉ１＋１）’又は、（ｉ２＋１）’，（ｉ
２＋２）’又は、（ｉ１＋２）’はステージ（第２のス
テージ）またはステージに付与されたステージラベルで
あり、８ａ，８ｂはパスである。その他の構成要素は、
実施の形態１のものと同じなので、同一の参照符号を用
いる。

【００５４】次に動作について説明する。実施の形態１
においては、複数のステージラベルを有し、かつ、異な
るステージラベルが付与されたステージに対して、テス
ト回路３ａ，３ｂおよびテストパス４ａ，４ｂを挿入し
て、ステージラベルの剰余値を同一にし、組み合わせ回
路用のＡＴＰＧを使用できるようにしたが、ステージに
対するラベリングの結果、図８に示す実施の形態２の半
導体集積回路内のステージ（ｉ１＋１）’又は、（ｉ２
＋１）’や、ステージ（ｉ２＋２）’又は、（ｉ１＋
２）’の様に、剰余値が同じ値を持つ場合がある。

【００５５】このような場合、テスト回路の挿入時に
（例えば、図７に示すステップＳＴ７２において）、剰
余値が同一の値を持つステージを抽出して、抽出したス
テージに対してテスト回路やテストパスを挿入する処理
を回避する。このように処理しても、組み合わせ回路用
のＡＴＰＧを使用可能である。なぜならば、スキャンチ
ェーンに組み込まれない、即ち、スキャン化されていな
いステージのフリップフロップ（ＦＦ）は、全て同一の
クロック回数でデータを転送可能である為である。そし
て、テスト回路やテストパスの挿入を回避した分だけ、
半導体集積回路の面積の増加を回避することができる。

【００５６】以上のように、この実施の形態２によれ
ば、複数のステージラベルが付与される各ステージにお
いて、特に、複数ステージラベル内の剰余値がそれぞれ
同じ値を持つステージを抽出し、この抽出したステージ
に対しては、テスト回路やテストパスを挿入しないよう
にしたので、半導体集積回路の面積の増加を回避するこ
とができる。

【００５７】実施の形態３．図９は半導体集積回路の一
部を示すブロック図であり、図１０はこの発明の実施の
形態３による半導体集積回路の一部を示すブロック図で
ある。これらの図において、ｉ又はｉ＋１はステージ
（第３のステージ）またはステージに付与されたステー
ジラベル、ＨＦＦはホールド機能付きのフリップフロッ
プ、１００はテスト回路（第２のテスト回路）、１０１
はテストパス（第２のテストパス）である。尚、図９お
よび図１０では、半導体集積回路の一部のステージのみ
を示している。

【００５８】次に動作について説明する。図９に示すよ
うに、半導体集積回路内に、ホールド機能付きのフリッ
プフロップ（ＨＦＦ）からなるステージが存在し、この
ステージに対して、図７で説明したステップＳＴ７１に
おけるラベリングを実行した場合、剰余値の異なるステ
ージラベルｉとｉ＋１が付与される。つまり、イネーブ
ル信号／Ｅｎａｂｌｅの状態により、ホールド機能がオ
ンする場合、図９に示す矢印のようにフィードバックが
形成されることになるので、ステージは、異なる剰余値
の複数のステージラベルを持つことになり、組み合わせ
回路用のＡＴＰＧを実行できない。

【００５９】この問題を解消するため、図７のステップ
ＳＴ７２で、テストパスおよびテスト回路を挿入する場
合、図１０に示すように、ホールド機能付きのフリップ
フロップに対しても、テスト回路１００およびテストパ
ス１０１を組み込み、スキャンテスト時には、テストパ
ス１０１に制御信号を供給して、テスト回路１００をオ
ンさせ、これによりイネーブル信号／Ｅｎａｂｌｅを無
効とさせ、つまり、ホールド機能付きのフリップフロッ
プ（ＨＦＦ）のホールド機能を無効とさせる。この場
合、ホールド機能付きのフリップフロップ（ＨＦＦ）
は、通常のフリップフロップ（ＦＦ）と同様にデータの
取り込みが可能な様に設定される。

【００６０】以上のように、この実施の形態３によれ
ば、ステージがホールド機能付きのフリップフロップ
（ＨＦＦ）で構成され、異なる剰余値の複数のステージ
ラベルを持つ場合であっても、テストパスおよびテスト
回路を挿入し、スキャンテスト時には、ホールド機能が
無効となるようにしたので、ホールド機能付きのフリッ
プフロップ（ＨＦＦ）を有する半導体集積回路に対して
も、少ない面積オーバヘッドで、高い故障検出率を得る
パイプラインスキャンの手法を適用できる。

【００６１】

【発明の効果】以上のように、この発明によれば、半導
体集積回路内のフリップフロップから成る各ステージに
対してラベリングを行った場合、複数のステージラベル
が付与される各ステージにおいて、それらのステージラ
ベルが異なる剰余値を有する場合、対象ステージに対し
て、テスト回路およびテストパスを備えるように構成し
たので、パイプライン構造を有しない半導体集積回路に
対しても、パイプラインスキャンの手法を適用でき、少
ない面積オーバヘッドで、高い故障検出率を得ることが
できるという効果がある。

【００６２】この発明によれば、複数のステージラベル
が付与される各ステージにおいて、特に、ステージラベ
ル内の剰余値が同じ値を持つステージを抽出して、抽出
したステージに対してテスト回路やテストパスを挿入し
ないように構成したので、パイプライン構造を有しない
半導体集積回路に対しても、パイプラインスキャンの手
法を適用でき、少ない面積オーバヘッドで、高い故障検
出率を得ることができるという効果に加えて、半導体集
積回路の面積の増加をさらに回避することができる効果
がある。

【００６３】この発明によれば、ステージがホールド機
能付きのフリップフロップで構成され、ラベリングの結
果、複数のステージラベルが付与される場合では、テス
トパスおよびテスト回路を挿入し、スキャンテスト時に
は、ホールド機能を無効となるように構成したので、ホ
ールド機能付きのフリップフロップを有する半導体集積
回路に対しても、パイプラインスキャンの手法を適用で
き、少ない面積オーバヘッドで、高い故障検出率を得る
ことができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路を示すブロック図である。

【図２】 ｎ＝２のステージ間隔スキャン化した場合の
半導体集積回路を示すブロック図である。

【図３】 図２におけるスキャン化されていないステー
ジを省略した場合の等価回路を示すブロック図である。

【図４】 パイプラインスキャンの手順を示すフローチ
ャートである。

【図５】 半導体集積回路を示すブロック図である。

【図６】 図５に示す半導体集積回路をスキャン化し、
各ステージにラベルを付けた場合を示す説明図である。

【図７】 図１に示す実施の形態１の半導体集積回路の
テストパターン生成方法を示すフローチャートである。

【図８】 この発明の実施の形態２による半導体集積回
路を示すブロック図である。

【図９】 半導体集積回路の一部を示すブロック図であ
る。

【図１０】 この発明の実施の形態３による半導体集積
回路の一部を示すブロック図である。

【図１１】 従来の半導体集積回路の一部を示すブロッ
ク図である。

【図１２】 従来のフルスキャンの手法を示す説明図で
ある。

【図１３】 フルスキャンの手順を示すフローチャート
である。

【図１４】 フリップフロップを示すブロック図であ
る。

【図１５】 スキャンフリップフロップを示すブロック
図である。

【図１６】 従来のパーシャルスキャンの手法を示す説
明図である。

【図１７】 パーシャルスキャンの手順を説明するフロ
ーチャートである。

【符号の説明】

１ スキャンチェーン、２ａ〜２ｆ 組み合わせ回路、
３ａ，３ｂ テスト回路（第１のテスト回路）、４ａ，
４ｂ テストパス（第１のテストパス）、８ａ，８ｂ，
ｐ１，ｐ２ パス、１００ テスト回路（第２のテスト
回路）、１０１テストパス（第２のテストパス）、ＦＦ
フリップフロップ、ＳＦＦ スキャンフリップフロッ
プ、ＨＦＦ ホールド機能付きフリップフロップ、ｉ，
ｉ＋１ステージまたはステージラベル（第３のステー
ジ）、ｉ１，ｉ１＋１，ｉ２＋１，ｉ２＋２，ｉ３ ス
テージまたはステージラベル、ｉ１＋２，ｉ２＋２，ｉ
２＝ｉ１＋３，ｉ３ ステージまたはステージラベル
（第１のステージ）、（ｉ１＋１）’ ，（ｉ２＋
１）’，（ｉ２＋２）’ ，（ｉ１＋２）’ ステージ
またはステージラベル（第２のステージ）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のフリップフロップからなる複数の
   ステージと、 前記複数のステージ間に設けられた複数の組み合わせ回
   路と、 所定のステージ間隔ｎ（ｎは正の整数）でスキャンチェ
   ーンを構築する場合、複数のステージラベルが付与され
   る第１のステージに関し、前記複数のステージラベルが
   前記ステージ間隔ｎに関し異なる剰余値を持つ場合にお
   いて、同一の剰余値を持つように前記第１のステージと
   他のステージとの間に設けられた第１のテストパスと、 前記第１のテストパスの途中にスキャンテスト時にオン
   する第１のテスト回路と、 を備えたことを特徴とする半導体集積回路。
2. 【請求項２】 ステージ間隔ｎ（ｎは正の整数）でスキ
   ャンチェーンを構築する場合に、パスの存在により複数
   のステージラベルが付与される第２のステージに関し、
   前記第２のステージに付与される前記複数のステージラ
   ベルが、前記ステージ間隔ｎに関し同一の剰余値を有す
   る場合は、前記第２のステージと他のステージとの間に
   は、第１のテストパスおよび第１のテスト回路を設けな
   いことを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 ステージ間隔ｎ（ｎは正の整数）でスキ
   ャンチェーンを構築する場合に、フィードバックにより
   前記ステージ間隔ｎに関し異なる剰余値のステージラベ
   ルが付与される少なくとも１個以上のホールド機能付き
   フリップフロップを有する第３のステージに関し、前記
   ホールド機能付きフリップフロップに、第２のテストパ
   スおよび第２のテスト回路をさらに設け、スキャンテス
   ト時に、前記第２のテストパスおよび前記第２のテスト
   回路により、前記ホールド機能付きフリップフロップの
   ホールド機能を無視するように構成したことを特徴とす
   る請求項１または請求項２記載の半導体集積回路。
4. 【請求項４】 故障検出テストの対象である半導体集積
   回路内の複数のフリップフロップから構成されている各
   ステージにステージラベルを付与し、 スキャンチェーンを構築するステージ間隔がｎ（ｎは正
   の整数）の場合、複数のステージラベルが付与されるス
   テージで、前記複数のステージラベルが、前記スキャン
   チェーンのステージ間隔ｎに関し異なる剰余値を有する
   場合、前記複数のステージラベルが同一の剰余値を持つ
   ように、前記ステージ間にテストパスを挿入し、さら
   に、スキャンテスト時にオンして前記テストパスを有効
   にするテスト回路を、前記テストパスの途中に挿入し、 前記スキャンチェーンの対象となる前記ステージ内のフ
   リップフロップをスキャンフリップフロップに変換し、
   テストパターンを生成し、 前記ステージ間に存在する組み合わせ回路用のテストパ
   ターンを生成する、 ことを特徴とする半導体集積回路のテストパターン生成
   方法。
5. 【請求項５】 テスト回路をテストパスの途中に挿入す
   るステップでは、ホールド機能付きフリップフロップを
   有し、異なる余剰値を有する複数のステージラベルが付
   与されたステージが存在する場合に、前記ホールド機能
   付きフリップフロップのホールド機能を無視するテスト
   パスおよびテスト回路をさらに挿入することを特徴とす
   る請求項４記載の半導体集積回路のテストパターン生成
   方法。