DE69102770T2

DE69102770T2 - Hochgeschwindigkeitstester und Verfahren zur Erzeugung aufeinanderfolgender Schleifen von Datensignalen einer bestimmten Taktrate.

Info

Publication number: DE69102770T2
Application number: DE69102770T
Authority: DE
Inventors: Richard Bogholtz; Louis Bosch; Thomas Mitchell
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-10-19
Filing date: 1991-02-27
Publication date: 1995-01-05
Anticipated expiration: 2011-02-28
Also published as: JPH07122855B2; JPH05507163A; US5195097A; EP0553080B1; WO1992007322A1; EP0553080A1; DE69102770D1

Description

Bereich der Technik

Diese Erfindung betrifft Hochgeschwindigkeitstester für höchstintegrierte Schaltkreise. Insbesondere betrifft diese Erfindung in einer bevorzugten Ausführungsform hochleistungsfähige Speichertester, die Datenschleifen mit einer Geschwindigkeit von 500 MHz ohne Intervalle zwischen aufeinanderfolgenden Datenschleifen in ein zu prüfendes Bauelement einführen.

Stand der Technik

Gegenwärtige Hochleistungsspeicher für Datenverarbeitungssysteme enthalten VLSI-Bauelemente und vielen Anschlüssen, und ihr Aufbau wird zunehmend komplexer. Um diese Bauelemente effizient testen zu können, ist es erforderlich, an jeden der vielen Anschlüsse des Bauelements große Datenblöcke anzulegen.
Ein gründliches Testen dieser Bauelemente macht es erforderlich, daß jeder der Schaltkreise aktiviert ist und daß eine Vielzahl von Tests mit einer Geschwindigkeit durchgeführt wird, die ein Testen von großen Stückzahlen erlaubt. Da diese Bauelemente 100.000 und mehr Logikblöcke enthalten können, und da es gegebenenfalls notwendig ist, jeden Logikblock mit unterschiedlichen Testmustern zu testen, kann eine Testschleife für jeden der vielen Anschlüsse des Bauelements aus Millionen Datenbits bestehen. Betrachtet man den Umfang dieser Datenanforderungen in Verbindung mit der Tatsache, daß es gegebenenfalls notwendig ist, eine Schleife für einen bestimmten Anschluß mehrmals zu durchlaufen, wird klar, daß diese Daten auf effiziente Weise in das zu prüfende Bauelement eingeführt werden müssen. Gegenwärtig bestehen die Tester aus Verarbeitungselementen, die mit einem bestimmten Taktzyklus arbeiten, als auch aus Speicherelementen, in denen die Daten, die in das zu prüfende Bauelement eingeführt werden sollen, gespeichert werden. Sowohl die Größe als auch die Geschwindigkeit dieses Speichers stellen bei der Gesamtleistungsfähigkeit des Testers Grenzfaktoren dar. Einige, die in dem Bereich tätig sind, haben Verfahren und Vorrichtungen zur Reduzierung der Speicheranforderungen beschrieben, darunter auch Verfahren, bei denen Datenkomprimierungstechniken eingesetzt werden.
Millham, U.S.-Patentschrift Nr. 4 682 330, beschreibt eine Testarchitektur, welche die Speichergröße durch die Verwendung von Pin-Adressenspeichern und Pin-Steuerspeichern reduziert. Bei der Millham-Architektur besteht die Möglichkeit, die Anforderungen an die Speicherkapazität in hohem Maße zu verringern, aber die Probleme mit der Geschwindigkeit bleiben unberücksichtigt. Der bei Groves u.a., U.S.-Patentschrift Nr. 4 598 245, beschriebene Tester komprimiert die Datenmenge, die in Direktzugriffsspeichern für lokale Testdaten zur Durchführung eines Schaltkreistests gespeichert ist, und reduziert dadurch die benötigte Gesamtspeicherkapazität. Millham u.a., U.S.-Patentschrift Nr. 4 696 005, beschreiben ein Datenkomprimierungsverfahren, bei dem nur jene Bits der Daten in einem Direktzugriffsspeicher von einer Testschleife zur nächsten geändert werden, die Daten entsprechen, die von einer Testschleife zur nächsten variieren. Dieses Komprimierungsverfahren reduziert ebenfalls die Anforderungen an die Speicherkapazität.
Andere, die sich mit Testern beschäftigen, haben Verfahren und Vorrichtungen zur Erhöhung der effektiven Geschwindigkeit des Testerspeichers beschrieben. Gillette, U.S.-Patentschrift Nr. 4 451 918, beschreibt eine Testerstruktur, bei der mehrere Speicherhierarchien verwendet werden. Daten werden in das zu prüfende Bauelement in verschachtelter Form aus zwei Speichern mit kurzer Zugriffszeit eingegeben, die wiederum ineinander verschachtelte Daten aus vier Speichern mit längerer Zugriffs zeit erhalten. Infolge dieser Verschachtelung hat man die Möglichkeit, Daten mit einer Geschwindigkeit, die ungefähr doppelt so hoch ist wie die des Speichers mit kürzerer Zugriffszeit, in das zu prüfende Bauelement einzuführen. Dieses Verfahren ist ähnlich der Verwendung eines Cache in einer hierarchischen Speicherstruktur bei Prozessoren, wie beispielsweise jene, die bei Brickman u.a., U.S.-Patentschrift Nr. 3 806 888, Capozzi, U.S.- Patentschrift Nr. 4 323 968 und in "Structural Aspects of the System B60 Model 85: The Cache" von J.P. Liptax, IBM Systems Journal V7/Nr. 1, 1968, Seiten 15 bis 21, beschrieben wurden. Jeffrey u.a., U.S.-Patentschrift Nr. 4 931 723, beschreiben ebenfalls die Verwendung eines Cache in einem Tester. Bei jeder dieser Implementierungen läuft der bevorzugte Datenpfad durch den Cache, wobei man dessen höhere Geschwindigkeit vorteilhaft ausnutzt. Wenn die benötigten Daten nicht im Cache zur Verfügung stehen, müssen sie aus dem langsameren Speicher abgerufen werden, wodurch mehr Taktzyklen des Systems erforderlich sind, um die benötigten Daten abzurufen. Aus diesem Grund ist es bei den meisten Ausführungen mit einem Cache nicht möglich, dem Prozessor oder dem zu prüfenden Bauelement, je nachdem, einen Datenstrom mit konstanter Geschwindigkeit zuzuführen.
Shimizu, U.S.-Patentschrift Nr. 4 586 181, sieht einen Tester vor, bei dem alle Datenelemente eines Testmusters in den identischen Adressen einer Vielzahl von Speichern gespeichert werden. Das gewünschte Testmuster wird dann erzeugt, indem die vielen Speicher der Reihe nach adressiert werden, ohne denselben Speicher hintereinander zu adressieren, und indem dann die Ausgangssignale dieser Speicher ineinander verschachtelt werden, wodurch die Geschwindigkeit des Systems erhöht wird. Diese Lösung des Problems der begrenzten Speichergeschwindigkeit erfordert das "n"-fache der normalen Speichergröße, wobei "n" die Anzahl der einzelnen Speicher ist. Ein anderer Tester, bei dem die Eingangssignale in das zu prüfende Bauelement ineinander verschachtelt werden, ist bei Staiter, U.S.-Patentschrift Nr. 4 389 614, beschrieben. Staiter beschreibt nicht einen Tester, der eine Folge von digitalen Testdaten in das zu prüfende Bauelement einführt, sondern vielmehr einen Tester, bei dem einzelne Impulse, die in ein zu prüfendes Bauelement eingeführt werden, innerhalb größerer Impulsabstände liegen. Die Impulsabstände werden dann ineinander verschachtelt, so daß es zwischen den Abständen zu keiner Verzögerung kommt.
Bogholtz u.a., U.S.-Patentschrift Nr. 4 730 318, beschreiben ebenfalls einen Tester, bei dem Speicherausgangssignale ineinander verschachtelt werden, um die Geschwindigkeit des Testers zu erhöhen. Mit Bezug auf Fig. 1 sei erwähnt, daß der Steuerprozessor 20 auf der Leitung 18 Adressen an den Speicher A 15 und auf der Leitung 19 Befehle an das Schieberegister A 17 liefert. Der Steuerprozessor 20 liefert auch Adressen und Befehle an einen identischen Speicher B und ein identisches Schieberegister B, die nicht abgebildet sind. Als Antwort auf die Befehle lädt das Schieberegister A 17 die einer bestimmten Adresse entsprechenden Daten aus dem Speicher A 15 über die Leitung 72. Das Ausgangssignal des Schieberegisters A 17 auf der Leitung 71 wird mit dem Ausgangssignal des anderen Schieberegisters im Multiplexer 16 verschachtelt. Das kombinierte Ausgangssignal auf der Leitung 21 wird dann in das zu prüfende Bauelement eingeführt.
Wie in dem Impulsdiagramm in Fig. 1 gezeigt, springt die Adresse normalerweise alle vier Taktzyklen um einen Schritt weiter, und zwar zur selben Zeit, wie die Daten aus dem Speicher A 15 über die Leitung 72 in das Schieberegister A 17 geladen werden. Die Adresse wird dem Speicher A 15 normalerweise vier Taktzyklen vor dem Laden der Daten in das Schieberegister A 17 auf der Leitung 18 übergeben. Die Daten werden dann bitweise über die Leitung 71 in den Multiplexer 16 geschoben. In Fig. 1 und allen nachfolgenden Figuren stellt die Abkürzung "VR" den Befehl "Verschiebenrechts" dar. Auf diese Weise wird eine fortlaufende Folge von Bits, die den Daten entsprechen, die zur Übertragung an das zu prüfende Bauelement notwendig sind, vom Multiplexer 16 auf der Leitung 21 ausgegeben. Wie aus dem Impulsdiagramm und der vorstehenden Beschreibung hervorgeht, beschreiben Bogholtz u.a. eine Implementierung, bei der Vier-Bit-Schieberegister verwendet werden. Die Auswirkung von Begrenzungen der Speichergeschwindigkeit auf die Leistungsfähigkeit des Testers macht sich bemerkbar, wenn die Schleife, die gerade ausgeführt wird, nicht an einer Adressenbereichsgrenze abbricht. Wenn beispielsweise der letzte Adressendurchlauf der Schleife nur ein Bit der Daten benötigen würde, die dem Schieberegister zum Zeitpunkt der Adresse 2 übergeben werden, würde der Steuerprozessor 20 dann die Anfangsadresse der nächsten Schleife an den Speicher A 15 übertragen und dann einen Taktzyklus später einen Ladebefehl über die Leitung 19 an das Schieberegister A 17 senden. In dieser Situation ist die Geschwindigkeit des Testers durch die Speicherzugriffszeit begrenzt. Im normalen Schleifenbetrieb hat der Speicher vier Taktzyklen, um die Daten an das Schieberegister zu übergeben.
Keine der derzeit bestehenden Testerkonfigurationen gehen dieses Problem an. In früheren Lehren zur Verbesserung der Leistungsfähigkeit von Speichern wird von einer festen Zugriffszeit auf den Speicher, der dem zu prüfenden Bauelement am nächsten ist, ausgegangen, ungeachtet dessen, ob die verbesserte Leistungsfähigkeit dadurch erreicht wird, daß die Anforderungen an die Speicherkapazität reduziert werden oder dadurch, daß die effektive Speichergeschwindigkeit erhöht wird.

Zusamenfassung der Erfindung

Die derzeitigen Testerkonfigurationen zeigen, daß ein Bedarf für eine Vorrichtung besteht, die sowohl digitale Daten ohne Unterbrechungen innerhalb einer Testschleife fortlaufend ausgeben und auch mit dieser fortlaufenden Ausgabe ohne Unterbrechungen zwischen Schleifen von digitalen Daten fortfahren kann. Derzeitige Tester decken diesen Bedarf nicht.
Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Testvorrichtung bereitzustellen, die Schleifen von digitalen Daten ohne Intervalle innerhalb oder zwischen den Datenschleifen in ein zu prüfendes Bauelement einführen kann.
Es ist eine weitere Aufgabe der Erfindung, einen Tester bereitzustellen, der Schieberegister mit "n" Bit verwendet, und bei dem die effektive Zugriffszeit auf den Speicher, der Daten an die Schieberegister bereitstellt, das "n"-fache der Taktzykluszeit des Testers beträgt.
Es ist ferner eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren vorzusehen, bei dem Schleifen von adressierten Testdaten mit einer vorher festgelegten Taktfrequenz ohne Intervalle innerhalb oder zwischen den Datenschleifen wiederholt in ein zu prüfendes Bauelement eingeführt werden.
Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, eine Vorrichtung bereitzustellen, die fortlaufend zwei Bits digitaler Daten für jeden Taktzyklus ausgeben kann
Gemäß diesen und anderen Zielen der vorliegenden Erfindung wird eine Datenverarbeitungsvorrichtung bereitgestellt, die sowohl einen Speicher zur Speicherung und zur Lieferung von Datensignalen und Codes enthält, als auch einen Cache, um einen vorher festgelegten Satz dieser Signale zu speichern. Die Vorrichtung enthält des weiteren mindestens erste und zweite Schieberegister, die mit dem Speicher und dem Cache verbunden sind. Die Schieberegister empfangen die Datensignale selektiv mit einer vorher festgelegten Taktzyklusrate und schieben die gespeicherten Signale als Antwort auf erste und zweite Taktimpulse auf erste und zweite Ausgangsleitungen. Die zweiten Taktimpulse werden hinsichtlich der ersten Taktimpulse verzögert. Die Vorrichtung enthält auch Steuermittel zur Steuerung ihres Betriebs. Die Steuermittel steuern die Eingabe der Datensignale aus dem Speicher und dem Cache in die Schieberegister als Antwort auf die Codes, und sie steuern auch die Speicherung der vorher festgelegten Datenmenge im Cache. Die Ausgangssignale des Schieberegisters werden in einem Ausgangsmultiplexer (MUX) kombiniert, der angeschlossen ist, um die Datensignale von den ersten und zweiten Ausgangsleitungen der ersten beziehungsweise zweiten Schieberegister zu empfangen. Der Multiplexer stellt Ausgangssignale mit periodisch wiederkehrenden Gruppen von Signalen von den ersten und zweiten Registern bereit.
Die Erfindung sieht auch ein Verfahren zur Einführung von aufeinanderfolgenden Schleifen von Datensignalen mit einer vorher festgelegten Taktfrequenz ohne Intervalle zwischen den Schleifen vor, das die Schritte der Speicherung und Lieferung von Datensignalen und Codes in einem Speicher, der Speicherung eines vorher festgelegten Satzes der Datensignale von der in einem Cache ausgeführten Schleife, des selektiven Empfangs der Datensignale mit der vorher festgelegten Taktzyklusrate in mindestens ersten und zweiten mit dem Speicher und dem Cache verbundenen Schieberegistern, der Lieferung von Befehlen als Antwort auf die Codes und dadurch der Steuerung der Eingabe von Datensignalen in die Schieberegister aus dem Speicher und dem Cache, des Schiebens der Datensignale auf erste und zweite Ausgangs leitungen als Antwort auf erste und zweite Taktimpulse, wobei die zweiten Taktimpulse hinsichtlich der ersten Taktimpulse verzögert werden, und den Schritt des Multiplexens der Signale auf den ersten und zweiten Ausgangsleitungen umfaßt, um Ausgangssignale mit periodisch wiederkehrenden Gruppen von Signalen von den ersten und zweiten Schieberegistern bereitzustellen.
Die vorstehend erwähnten und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der nachfolgenden genaueren Beschreibung einer bevorzugten Ausführungsform der Erfindung, wie in den Begleitzeichnungen veranschaulicht, deutlich hervor.

Kurze Beschreibung der Zeichnungen

In den Begleitzeichnungen, die einen wesentlichen Teil dieser Beschreibung bilden,
ist Fig. 1 ein teilweises Block- und Impulsdiagramm eines dem Stand der Technik entsprechenden Testers.
Fig. 2 ist ein Blockdiagramm der Vorrichtung der vorliegenden Erfindung.
Fig. 3 ist ein teilweises Blockdiagramm des Steuerteils der Vorrichtung, welche die vorliegende Erfindung enthält.
Fig. 4 ist ein Impulsdiagramm für die Taktsteuerung der Vorrichtung der vorliegenden Erfindung.
Fig. 5 ist ein Impulsdiagramm der Vorrichtung der vorliegenden Erfindung für eine Testadresse, die weder die erste noch die letzte Adresse einer Schleife ist.
Fig. 6 ist ein Impulsdiagramm der Vorrichtung der vorliegenden Erfindung für die erste Adresse einer Schleife.
Fig. 7 ist ein Impulsdiagramm der Vorrichtung der vorliegenden Erfindung für die letzte Adresse einer Schleife.
Fig. 8 ist ein Impulsdiagramm der Vorrichtung der vorliegenden Erfindung für einen Befehl zum Laden der externen Adresse.

Ausführliche Beschreibung der Erfindung

Mit ausführlicherem Bezug auf die Zeichnungen und insbesondere mit Bezug auf Fig. 2 der Erfindung sei erwähnt, daß dort die Datenverarbeitungsvorrichtung 10 gemäß der vorliegenden Erfindung gezeigt ist. In einer bevorzugten Ausführungsform der vorliegenden Erfindung umfaßt die Vorrichtung 10 einen Kanal eines Hochgeschwindigkeitstesters, um Schleifen von adressierten Daten wiederholt in ein zu prüfendes Bauelement einzuführen. Der Tester ist in einer hierarchischen Pipeline-Verarbeitungsarchitektur ausgeführt, d.h. das gesamte Testverfahren ist in viele Teile unterteilt, die unter einzelnen Gruppen von Kanälen aufgeteilt sind. Diese gesamte Testvorrichtung dient zum Testen eines zu prüfenden Bauelements mit vielen Eingangsanschlüssen und umfaßt viele verschiedene der in Fig. 2 gezeigten Vorrichtungen, wobei jede dieser Vorrichtungen über die Ausgangsleitung 93 Datensignale an einen entsprechenden Eingangsanschluß des zu prüfenden Bauelements liefert. Datensignale werden über die Leitung 124 als Antwort auf Lese-/Schreibbefehle über die Leitung 123 in den Speicher 23 geschrieben, wobei diese Signale Codes und Testdaten enthalten. Der Steuerprozessor 22, der über die Leitungen 121 und 122 mit anderen Gruppen von Kanälen und mit anderen Kanälen kommuniziert, sorgt dafür, daß die einzelnen Kanäle einer Gruppe stets synchron miteinander laufen. Wie nachstehend weiter beschrieben wird, liefert der Steuerprozessor 22 externe Befehle und Adressen an die Steuermittel 26 und an das Speicheradreßregister 27.
Die Vorrichtung 10 enthält Speichermittel 23, um Testdatensignale und Codes adressierbar zu speichern und zu liefern. Das zu prüfende Bauelement wird mit den Testdatensignalen beaufschlagt, bei denen es sich um digitale Wörter handelt, die Adressen, Befehle und Daten umfassen. In einer bevorzugten Ausführungsform der vorliegenden Erfindung haben die Testdatensignale eine Länge von acht Bit und die Codes eine Länge von vier Bit. Es sollte offensichtlich sein, daß diese Wahl lediglich Veranschaulichungszwecken und nicht Einschränkungszwecken dient, und daß Wörter jedweder Länge mit einer beliebigen Kombination von Codes, Datensignalen und Adressen möglich sind. Die nachstehend behandelte Beschreibung und die nachstehend behandelten Impulsdiagramme beziehen sich alle auf diese nicht ausschließliche Implementierung der vorliegenden Erfindung mit 8-Bit-Testsignalen.
Adressen-Cachespeichermittel 24 zum adressierbaren Speichern eines vorher festgelegten Satzes der Testdatensignale sind ebenfalls vorgesehen, und in einer bevorzugten Ausführungsform entspricht der vorher festgelegte Satz von Signalen den ersten und letzten Adressen einer jeden Testschleife. Die Cachespeichermittel 24 enthalten das Register 35 für die erste Adresse A, das Register 36 für die letzte Adresse A, das Register 37 für die erste Adresse B und das Register 38 für die letzte Adresse B.
Zumindest sind das erste Schieberegister A 28 und das zweite Schieberegister B 29 vorgesehen, wobei jedes der Schieberegister "n" Stellen hat. Wie vorstehend beschrieben, ist in der veranschaulichten Ausführungsform n = 4. Die vorliegende Erfindung ist nicht auf eine Ausführung mit zwei Schieberegistern beschränkt, diese Zahl veranschaulicht lediglich eine bevorzugte Ausführungsform. Das Konzept der Verschachtelung der Ausgangssignale und der Speicherung der Daten einer ersten und letzten Adresse in einem Cache ist auf eine größere Anzahl von Schieberegistern erweiterbar. Die Schieberegister 28, 29 sind über die Leitungen 79, 80, 86, 81, 83, 82, 88 und 90 mit dem Speicher 23 und dem Cache 24, dem Datenregister A 31, dem Datenregister B 32, dem Datenmultiplexer A 33 und dem Datenmultiplexer B 34 verbunden. Die Schieberegister 28, 29 dienen dazu, die Testdaten selektiv zu empfangen. Die Schieberegister schieben die Datensignale mit der vorher festgelegten Taktzyklusrate der Testvorrichtung als Antwort auf erste und zweite Taktimpulse auf die erste Ausgangsleitung 87 und die zweite Ausgangsleitung 89, wobei die zweiten Taktimpulse hinsichtlich der ersten Taktimpulse verzögert werden. In der veranschaulichten Ausführungsform beträgt diese Verzögerung einen halben Taktzyklus. Das Datenregister A 31 und das Datenregister B 32 fungieren als temporäre Speicherpuffer für Testdatensignale, die aus dem Speicher 23 an die Schieberegister übertragen werden. Der Datenmultiplexer A 33 und der Datenmultiplexer B 34 stellen Mittel bereit, um die Testdatensignale an das Schieberegister als Antwort auf Steuersignale in einer Weise weiterzuleiten, die nachstehend näher erklärt wird.
Ein wichtiger Aspekt der vorliegenden Erfindung sind die Steuermittel 26, die den Betrieb der Testvorrichtung als Antwort auf externe Befehle steuern, die vom Steuerprozessor 22 über die Leitung 74 bereitgestellt werden. Eingangssignale, die andere Komponenten der Vorrichtung von den Steuermitteln empfangen, sind in Figur 2 mit der Bezeichnung "STRG" angegeben. Die Steuermittel haben die Aufgabe, die Eingabe der Testdatensignale aus dem Speicher 23 und dem Cache 24 in die Schieberegister 28, 29 als Antwort auf die Codes zu steuern, und sie haben die Aufgabe, die Speicherung des vorher festgelegten Satzes von Testdatensignalen im Cache 24 zu steuern. In einer bevorzugten Ausführungsform handelt es sich bei diesem vorher festgelegten Satz um die ersten und letzten Adressen einer jeden Testschleife. Die Codes werden aus dem Speicher 23 über die Leitung 77, das Befehlsregister 30 und die Leitung 78 in die Steuermittel 26 eingegeben. Die Testdaten, die den ersten und letzten Adressen einer jeden Testschleife entsprechen, können aus dem Cache 24 über die Leitungen 86 und 90 durch den Datenmultiplexer A 33 und den Datenmultiplexer B 34 an die Schieberegister A 28 und B 29 über die Leitungen 83 beziehungsweise 88 weitergeleitet werden. Daten, die anderen Adressen der Testschleife entsprechen, werden aus dem Speicher 23 durch das Datenregister A 31 und den Datenmultiplexer A 33 über die Leitungen 79, 81 und 83 an das Schieberegister 28 und durch das Datenregister B 32 und den Datenmultiplexer B 34 über die Leitungen 80, 82 und 88 an das Schieberegister B 29 weitergeleitet. Dies erlaubt den Betrieb der Testvorrichtung mit einer Speicherzugriffszeit, die gleich "n", der Anzahl der Stellen des Schieberegisters, multipliziert mit der Taktzyklusrate ist.
In einer bevorzugten Ausführungsform enthält das Steuermittel ein Mittel zur Decodierung der Codes, Eingangszwischenspeicher, die auf Befehle vom Steuerprozessor 22 ansprechen, Schieberegister-Steuermittel zur Steuerung des Zeitablaufs der Testvorrichtung und eine Vielzahl von Zwischenspeichern, die auf die Ausgangssignale der Eingangszwischenspeicher, Taktsignale und das Ausgangssignal der Schieberegister-Steuereinheit ansprechen, wobei die Vielzahl der Zwischenspeicher Zeitimpulse zur Steuerung der Vorrichtung erzeugt. Die Funktion und die Arbeitsweise der Steuermittel geht aus der nachfolgenden Beschreibung der Funktionsweise der Testvorrichtung deutlicher hervor.
Ein Ausgangsmultiplexer 25 ist angeschlossen, um die Testdatensignale über die Ausgangsleitung 87 des Schieberegisters A und die Ausgangsleitung 89 des Schieberegisters B zu empfangen, und er stellt auf der Leitung 93 Ausgangssignale mit periodisch wiederkehrenden Gruppen von Signalen von dem ersten Schieberegister 28 und dem zweiten Schieberegister 29 bereit. Die Funktion der Steuermittel 26 bei der Steuerung der Signaleingabe in die Schieberegister 28, 29 ermöglicht der Testvorrichtung, fortlaufend zwei Bits digitaler Daten für jeden Taktzyklus aus zugeben.
In einer bevorzugten Ausführungsform enthält die Testvorrichtung 10 auch ein Speicheradreßregister (SAR) 27, das die Speichermittel über die Leitung 75 mit Adressierungssignalen beaufschlagt und die erste Adresse plus eins einer Schleife speichert. Das SAR enthält einen SAR-Zähler 41, ein SAR-Register 42, um den SAR-Zähler 41 über die Leitung 125 zu laden, und SAR-Multiplexermittel 43, um Adreßeingaben über die Leitung 126 an das SAR- Register 42 weiterzuleiten. Adressen werden in das SAR-Register 42 aus dem SAR-Zähler 41 über die Leitung 76 und vom Steuerprozessor 22 über die Leitung 73 durch die SAR-Multiplexermittel 43 und die Leitung 126 geladen.
Nachdem die Komponenten der Testvorrichtung der vorliegenden Erfindung beschrieben wurden, wird nun die genaue Funktionsweise der Testvorrichtung unter Bezugnahme auf die Figuren 2 und 3 beschrieben. Die grundlegende Funktion der Testvorrichtung ist ähnlich der Funktion der von Bogholtz u.a., U.S.-Patentschrift Nr. 4 730 318, beschriebenen Vorrichtung. Adressierungssignale werden aus dem SAR 27 an den Speicher 23 gelegt, was zu den Testdatensignalen führt, die sich bei der angeforderten Adresse befinden, die in das Schieberegister A 28 und das Schieberegister B 29 eingegeben wird. Die Ausgangssignale der Schieberegister auf den Leitungen 87 und 89 werden dann im Ausgangsmultiplexer 25 ineinander verschachtelt und auf der Leitung 93 an das zu prüfende Bauelement gelegt.
Mit Bezug auf Fig. 3 sei erwähnt, daß ein Teil der Schaltlogik der Steuermittel 26 als auch einige der Komponenten aus FIG. 2 gezeigt sind, wobei die Bezugszahlen dieser Komponenten gleich sind wie in FIG. 2. Es sollte betont werden, daß andere Teile der Schaltlogik der Steuermittel 26 in Fig. 3 nicht gezeigt sind. Fig. 4 ist ein Diagramm der Zeitimpulse zur Taktsteuerung. Der Systembetrieb wird durch Eingangssignale eingeleitet und gesteuert, die vom Steuerprozessor 22 über die Leitung 74 an das Steuermittel 26 geliefert werden, das eine Vielzahl von Einzelleitungen umfaßt. Die Befehle ZURÜCKSETZEN, HALTEN und FORTSETZEN sind nachstehend beschrieben, wobei die Funktion des Befehls EXTERNE ADRESSE LADEN nachfolgend näher erklärt wird. In Fig. 3 entsprechen die Symbole "c" und " " "TAKT" beziehungsweise "NICHT TAKT", wobei das erstere Symbol den Teil "1" eines Taktimpulses und das letztere einen Teil "0" eines Taktimpulses darstellt.
Der RÜCKSETZ-Befehl, der für die Systemverwaltung verwendet wird, wird über die Leitung 97 in den Rücksetz-Eingangszwischenspeicher 50 eingegeben und setzt Testerkomponenten in einen Ausgangszustand. Das Eingangssignal auf der Leitung 96 ist entweder eine "1", was einem HALTE-Befehl entspricht, oder eine "0", was einem FORTSETZUNGS-Befehl entspricht. Dieses Eingangssignal wird mit dem Ausgangssignal des Rücksetz-Eingangszwischenspeichers 50 auf der Leitung 99 im ODER-Gatter 127 kombiniert. Das Ausgangssignal des ODER-Gatters 127 auf der Leitung 100 wird in den Halt-Eingangsspeicher 52 eingegeben. Das Ausgangssignal des Rücksetz-Eingangszwischenspeichers 50 auf der Leitung 98 ist das Eingangssignal A2 in die Schieberegister-Steuereinheit 53, und es ist gleich "0", wenn ZURÜCKSETZEN aktiviert ist. Ein Ausgangssignal des Halt-Eingangszwischenspeichers 52 auf der Leitung 102 ist das Eingangssignal A1 in die Schieberegister-Steuereinheit 53. Der Wert dieses Signals ist "0", wenn es sich bei dem Signal um ein HALTE-Signal handelt, d.h. es ist die Umkehrung des Eingangssignals in den Eingangszwischenspeicher 52 auf der Leitung 100. Das andere Ausgangssignal des Halt-Eingangsspeichers 52 auf der Leitung 100 ist das Eingangssignal in den Zwischenspeicher S1IA 55.
Wie aus Figur 3 hervorgeht, führt die Kombination 0,0 von A1-A2 zu einem HALTE-Befehl für die Testervorrichtung. Die Kombination eines positiven Decodier-0-(DEC0-)Signals auf der Leitung 103 und eines inversen HALTE-Signals auf der Leitung 102 führt dazu, daß das UND-Gatter 54 kein Ausgangssignal auf der Leitung 104 bereitstellt, was den HALTE-Zustand der Testervorrichtung widerspiegelt. Das HALTE-Signal auf der Leitung 100 läuft durch den Zwischenspeicher S1IA 55 auf der Leitung 105 zum Zwischenspeicher S1IB 58, auf der Leitung 109 zum Zwischenspeicher SIA 60 und vom Zwischenspeicher SIA 60 auf der Leitung 111 direkt zum Schieberegister A 28 und auf den Leitungen 111 und 113 über den Zwischenspeicher S1B 62 zum Schieberegister B 29. Wie aus den Figuren hervorgeht, werden diese Zwischenspeicher abwechselnd durch TAKT- und NICHT-TAKT-Signale gesetzt. Da das DEC0-Signal auf der Leitung 103 im HALTE-Fall nicht über das UND-Gatter 54 hinaus übertragen wird, liegt an der Leitung S2 112, die das direkte Eingangssignal in das Schieberegister A 28 und ein Eingangssignal in das Schieberegister B 29 durch den Zwischenspeicher S2B 63 auf der Leitung 114 überträgt, keine Spannung an. Diese Kombination von 51 gleich "1" und S2 gleich "0" führt zu einem HALTE-Zustand bei den Schieberegistern A 28 und B 29.
Um den Betrieb des Testers aufzunehmen, wird ZURÜCKSETZEN deaktiviert, so daß sich das Eingangssignal A2 in die Schieberegister-Steuereinheit 53 auf der Leitung A2 in "1" ändert, was einem LADE-Befehl entspricht. Die Schieberegister-Steuereinheit 53 hat in diesem Augenblick einen Wert von 1000, der DEC0 entspricht. Das HALTE-/FORTSETZUNGS-Eingangssignal auf der Leitung 96 wird dann in FORTSETZEN geändert, was dazu führt, daß sich das über die Leitung 102 in die Schieberegister-Steuereinheit 53 elngegebene Signal A1 in "1" ändert. Die Kombination A1 = 1, A2 = 0 entspricht einem Verschieben-rechts-Befehl. Wie man durch Bezugnahme auf Fig. 4 sieht, geht das DEC0-Ausgangssignal der Schieberegister-Steuereinheit 53 beim nächsten NICHT-TAKT-Impuls nach dem Auslösen des FORTSETZUNGS-Befehls in Decodieren 1 (DEC1) über. Die Werte Decodieren 2 (DEC2) und Decodieren 3 (DEC3) werden dann taktimpulsweise aus der Schieberegister-Steuereinheit 53 herausgeschoben. Nach DEC3 geht die Schieberegister-Steuereinheit 53 wieder auf DEC0 zurück. Ein DEC0-Eingangssignal auf der Leitung 103 und ein FORTSETZUNGS-Eingangssignal auf der Leitung 102 in das UND-Gatter 54 führen für die Dauer eines Taktzyklus zu einem Ausgangssignal von "1" des UND-Gatters 54 auf der Leitung 104. Wie aus Fig. 4 hervorgeht, aktiviert dieser Impuls eine Reihe von Zwischenspeichern S2IA 56, S2IB 59, S2A 60 und S2B 63, wobei jeder einen halben Taktzyklus nach dem anderen seriell gesetzt wird. Da das HALTE-/FORTSETZUNGS-Eingangssignal 96 auf FORTSETZEN gesetzt ist, werden die Zwischenspeicher S1IA 55, S1IB 58, S1A 60 und S1B 62 auf die gleiche Weise seriell zurückgesetzt wie die S2-Speicher. Die S1- und S2- Ausgangssignale dieser Reihe von Zwischenspeichern führen dazu, daß das Schieberegister A wie folgt arbeitet: HALT VERSCHIEBEN RECHTS LADEN
Das Schieberegister B reagiert einen halben Taktzyklus später auf dieselbe Weise auf S1B, S2B.
Dieses grundlegende Zeitschema steuert den Betrieb der Tester- Vorrichtung unter allen Bedingungen. Nochmals Bezug nehmend auf Fig. 2 sei erwähnt, daß der exakte Betrieb durch den Code bestimmt wird, der aus dem Speicher 23 über die Leitung 77, das Befehlsregister 30 und die Leitung 78 in die Steuermittel 26 eingegeben wird. Die folgenden sechs Codes werden von einem Befehls-Decodierer in den Steuermitteln 26 interpretiert:
0000--keine Ausführungen (NOP)
0001--erste Adresse einer Schleife
01nn--letzte Adresse einer Schleife, wobei "nn" die Anzahl der Bitpaare beschreibt, die von der letzten Adresse genommen werden:
nn = 0 nehme ganzes Datenbyte
nn = 01 nehme ein Bitpaar
nn = 10 nehme zwei Bitpaare
nn = 11 nehme drei Bitpaare.
Bezug nehmend auf die Fig. 2, 3 und 5 wird der Systembetrieb bei einer NOP-Decodierung, der normalen Betriebsart während einer Schleife, beschrieben. Das DEC0-Signal von der Schieberegister- Steuereinheit 53, das über die Leitungen 103, 104 und durch das UND-Gatter 54 übertragen wird, erzeugt, in Verbindung mit einem TAKT-Signal, einen S2IA-Impuls des S2IA-Zwischenspeichers 56 über die Leitung 106. Dieser Impuls löst das Laden des Befehlsregisters 30 aus dem Speicher 23 über die Leitung 77 aus, und er löst das Laden der Datenregister 31 und 32 über die Leitung 79 beziehungsweise 80 aus. Der SAR-Zähler 41 des Speicheradreßregisters (SAR) 27 wird zu diesem Zeitpunkt ebenfalls um einen Schritt weiterbewegt. Der S2IA-Impuls und NICHT TAKT lösen einen S2IB-Impuls des S2IB-Zwischenspeichers 59 über die Leitung 110 aus, dessen Funktion im folgenden deutlich wird. Das Steuermittel 26 wird mit dem Befehl aus dem Befehlsregister 30 über die Leitung 78 geladen, und der Befehl wird während dieses Taktzyklus decodiert. Das Ausgangssignal des S2IB-Zwischenspeichers 59 auf der Leitung 110 und ein TAKT-Signal lösen ein Signal des S2A-Zwischenspeichers 60 über die Leitung 112 aus. Dieses Signal auf der Leitung 112 und ein NICHT-TAKT-Impuls wiederum lösen das Laden des Schieberegisters A 28 aus, und sie lösen ein Ausgangssignal des S2B-Zwischenspeichers 63 auf der Leitung 114 aus. Dieses Signal wiederum löst in Verbindung mit einem TAKT-Impuls das Laden des Schieberegisters B 29 aus. Die Ausgangssignale der Schieberegister auf den Leitungen 87 und 89 werden dann im Ausgangsmultiplexer 25 gemultiplext, um das Ausgangssignal auf der Leitung 93 zu bilden. Dieser Zyklus wird, ausgelöst durch DEC0- Signale, solange fortgesetzt, wie der NOP-Code in die Steuermittel 26 eingegeben wird, was für alle Adressen, außer der ersten und letzten Adresse einer Schleife, erfolgen wird.
Die Schieberegister 28, 29 schieben somit die gespeicherten Testdatensignale als Antwort auf erste und zweite Taktimpulse auf die ersten und zweiten Ausgangsleitungen, wobei es sich bei dem ersten Impuls um einen NICHT-TAKT-Teil eines vollständigen Taktimpulses und bei dem zweiten Impuls um einen TAKT-Teil eines vollständigen Impulses handelt. Der zweite Impuls wird natürlich hinsichtlich des ersten Impulses um einen halben Taktzyklus verzögert. Die Testdatensignale werden somit mit der Taktzyklusrate auf die Ausgangsleitungen geschoben. Wie aus Fig. 5 hervorgeht, dient die Verschachtelung dieser Ausgangssignale dazu, jeden halben Taktzyklus ein Datenbit auf der Ausgangsleitung 93 zu erzeugen.
Wenn das aus dem Speicher 23 über die Leitung 77 in das Befehlsregister 30 eingegebene Signal der Decodierung einer ersten Adresse entspricht, ist die vorstehend beschriebene Abfolge etwas anders. Mit Bezug auf die Fig. 2, 3 und 6 sei erwähnt, daß die grundlegende Zeitfolge bei dem Tester dieselbe ist wie bei einer NOP-Decodierung. Zum Zeitpunkt von S2IA, d.h., wenn ein S2IA-Impuls vom S2IA-Zwischenspeicher 56 über die Leitung 106 erzeugt wird, und NICHT TAKT werden die Befehle und Daten aus dem Speicher 23 über die Leitungen 77, 79 und 78 geladen, und der SAR-Zähler 41 wird zur ersten Adresse plus eins weiterbewegt. Es gibt dann einen Zyklus zur Decodierung des Befehls, wie bei einer NOP-Decodierung. Zum Zeitpunkt von S2A und NICHT TAKT wird der interne/externe Trigger des SAR-Multiplexers 43 auf intern gesetzt, so daß das Eingangssignal in das SAR-Register 42 aus dem SAR-Zähler 41 über die Leitung 76 übertragen wird und das Schieberegister A 28 normal geladen wird. Zum Zeitpunkt von S2B und TAKT werden die Daten im Schieberegister A 28 über die Leitung 84 in das Register 35 für die erste Adresse A des Cache 24 geladen, das Schieberegister B 29 wird normal geladen, und ein Zwischenspeicher 67 für die erste Zugriffsübertragung B wird gesetzt, wodurch der Trigger 70 für die erste Zugriffssteuerung als Antwort auf das Signal über die Leitung 114 beim nächsten NICHT TAKT aktiviert werden kann. Da der Zwischenspeicher 67 für die erste Zugriffsübertragung B gesetzt ist und ein NICHT-TAKT-Signal auftritt, werden die Daten im Schieberegister B 29 in das Register 37 für die erste Adresse B des Cache 24 über die Leitung 91 geladen, und das SAR-Register 42 wird mit dem Wert des SAR-Zählers 41 über die Leitung 76 durch den SAR-Multiplexer 43 und die Leitung 126 geladen, wobei es sich bei diesem Wert um die erste Adresse plus eins handelt. Der Trigger 70 für die erste Zugriffssteuerung (FAC) wird ebenfalls als Antwort auf ein Signal über die Leitung 118 aktiviert. Der FAC-Trigger 70 protokolliert das Auftreten eines Befehls für die erste Adresse. An dieser Stelle ist die Ausführung mit der ersten Adresse beendet. Die Daten der ersten Adresse wurden im Register 35 für die erste Adresse A und im Register 37 für die erste Adresse B gespeichert, das SAR-Register wurde mit der ersten Adresse plus eins geladen, und es kam zu keiner Unterbrechung in normalen Datenfluß durch die Schieberegister A 28 und B 29.
Die Vorrichtung fährt dann mit dem Betrieb als Antwort auf NOP- Codes, wie vorstehend beschrieben, fort, bis die Decodierung der letzten Adresse stattfindet. Fig. 7 zeigt das Impulsdiagramm für die Decodierung der letzten Adresse, wobei die grundlegende Zeitfolge der Tester-Vorrichtung dieselbe ist wie vorstehend beschrieben. Zum Zeitpunkt von S2IA und NICHT TAKT werden Befehle und Daten aus dem Speicher 23 über die Leitungen 77, 79 beziehungsweise 80 in die Register 30, 31 geladen, und der SAR- Zähler 41 wird um einen Schritt weiterbewegt. Zum Zeitpunkt von S2A und zum Zeitpunkt von S2B werden die Schieberegister A 28 und B 29 normal geladen. Ahnlich wie bei der Decodierung der ersten Adresse werden, einen halben Taktzyklus nach dem Laden der Schieberegister A 28 und B 29, das Register 36 für die letzte Adresse A und das Register 38 für die letzte Adresse B über die Leitungen 85 beziehungsweise 92 geladen. Als Antwort auf das Signal vom S2B-Zwischenspeicher 63 über die Leitung 115 und TAKT wird der Trigger 64 für den letzten Zugriff B einen Zyklus lang aktiviert. Als Antwort auf dieses Signal über die Leitung 116 und NICHT TAKT wird die letzte Zugriffssteuerung (LAC) 65 aktiviert. Da die letzte Adresse decodiert und FAC aktiviert (EIN) ist, was, wie vorstehend beschrieben, bei der Decodierung einer ersten Adresse stattgefunden hat, wird die Adresse des SAR-Registers 42 (erste Adresse plus eins) in den SAR-Zähler 41 zum Zeitpunkt von S2A und NICHT TAKT geladen. Der Multiplexer FA 69 wird als Antwort auf ein Signal über die Leitung 119 und NICHT TAKT aktiviert, und er überträgt über die Leitung 128 ein Signal an den Datenmultiplexer A 33, das die Auswahl der Daten der ersten Adresse A aus dem Register 35 für die erste Adresse A und die Übergabe dieser Daten an das Schieberegister A 28 durch den Datenmultiplexer A 33 über die Leitungen 86 und 83 erlaubt. Der Multiplexer FB 68 wird durch ein Signal vom Multiplexer FA 69 über die Leitung 120 und TAKT aktiviert und überträgt über die Leitung 121 ein Signal an den Datenmultiplexer B 34, das die Auswahl der Daten der ersten Adresse B aus dem Register 37 für die erste Adresse B und die Übergabe dieser Daten an das Schieberegister B 29 durch den Datenmultiplexer B 34 über die Leitungen 90 und 88 erlaubt. Diese Daten können natürlich erst beim nächsten Auftreten von S2A beziehungsweise S2B in die Schieberegister A 28 und B 29 geladen werden, da diese Signale erforderlich sind, um das Laden der Schieberegister auszulösen. Während der Multiplexer FA 69 aktiviert wird, wird der SAR-Zähler 41 daran gehindert, sich um einen Schritt weiterzubewegen. Der Multiplexer FA 69 wird zum Zeitpunkt des nächsten S2A-Signals und NICHT TAKT außer Betrieb gesetzt, und der Multiplexer FB 68 wird durch ein Signal vom Multiplexer FA 69 über die Leitung 120, das anzeigt, daß der Multiplexer (MUX) 69 deaktiviert ist, und TAKT außer Betrieb gesetzt.
Vier unterschiedliche Fälle treten bei einer Decodierung der letzten Adresse auf, wobei der jeweilige Fall davon abhängt, wieviele Datenbits von dem Vier-Bit-Wort benötigt werden. Wenn nn=0, wird das ganze Datenbyte genommen, und es sind keine weiteren Maßnahmen erforderlich, d.h. der Betrieb wird fortgesetzt, als ob eine NOP-Decodierung stattgefunden hätte. Wenn nn=11, müssen drei Datenbitpaare in die Schieberegister eingegeben werden, bevor die erste Adresse geladen wird. Die Schieberegister-Steuereinheit 53 wird mit DEC3 geladen, der das Auftreten des S2IA-Impulses um einen Taktzyklus verschiebt. Wenn nn=10, müssen zwei Datenbitpaare in die Schieberegister eingegeben werden, bevor die erste Adresse des Zyklus geladen wird. Die Schieberegister-Steuereinheit 53 wird mit DEC0 geladen, der den S2IA-Impuls um zwei Taktzyklen verschiebt. Wenn nn=01, wird ein Bitpaar von den Daten der letzten Adresse benötigt, bevor die erste Adresse erneut geladen wird. Der S2IB-Zwischenspeicher 59 wird als Antwort auf ein Signal über die Leitung 107 durch das ODER- Gatter 57 und die Leitung 108 gesetzt, und die Schieberegister- Steuereinheit 53 wird mit DEC1 geladen. Nachdem die Daten der ersten Adresse aus den Registern 35, 37 geladen wurden, wird die erste Adresse plus eins aus dem SAR-Zähler 41 über die Leitung 72 in den Speicher 23 eingeführt, und der Betrieb wird wie vorstehend beschrieben fortgesetzt.
Der Betrieb des Systems, wie beschrieben, ermöglicht einen fortlaufenden Datenfluß über die Ausgangsleitung 93 zu dem zu prüfenden Bauelement. Zwei Datenbits werden für jeden Taktimpuls übergeben, und zwischen den Iterationen einer Schleife treten keine Lücken auf, selbst wenn es sich bei den Daten, die der letzten Adresse einer Schleife entsprechen, um kein vollständiges Datenbyte handelt. Die Tester-Vorrichtung der vorliegenden Erfindung ermöglicht diesen fortlaufenden Datenfluß auch, wenn eine neue Testschleife in das zu prüfende Bauelement eingeführt wird.
Wenn eine neue Schleife von Testdaten in das zu prüfende Bauelement eingegeben werden muß, wird ein Befehl zum Laden der externen Adresse vom Steuerprozessor 22 über die Leitung 74 in die Steuermittel 26 eingegeben. Fig. 7 zeigt ein Impulsdiagramm für den Fall, wo die externe Adresse geladen wird, wobei die grundlegende Zeitfolge der Tester-Vorrichtung dieselbe ist wie vorher beschrieben. Der Befehl zum Laden der externen Adresse löst eine Dreizyklus-Impulskette DLY1, DLY2 und DLY3 aus, wobei jeder Impuls einen Taktzyklus lang aktiviert ist. Der DLY1-Impuls setzt den externen/internen Trigger des SAR-Multiplexers 43 auf extern, so daß externe Adressen über die Leitung 73 geladen werden. DLY2 setzt das SAR-Register 43 mit dieser externen Adresse. DLY3 setzt den SAR-Zähler 41 mit dieser externen Adresse aus dem SAR- Register 42 über die Leitung 125. Wenn der LAC-Trigger 65 zum Zeitpunkt von DLY2 aktiviert ist, wird der neue Adressensteuerungs-(NAC-)Trigger 66 als Antwort auf ein Signal über die Leitung 117 gesetzt. Der DLY3-Impuls setzt auch den FAC-70- und den LAC-65-Trigger zurück. Bei aktiviertem NAC-Trigger 66 wird der Multiplexer-LAA-Trigger 39 durch den nächsten S2IA-Impuls und NICHT TAKT gesetzt. Ein Signal über die Leitung 95 aktiviert den Datenmultiplexer A 33, um die Daten der letzten Adresse A aus dem Register 36 für die letzte Adresse A des Cache 24 aus zuwählen und sie über die Leitungen 86 und 83 an den Eingang des Schieberegisters A zu übergeben. Einen halben Taktzyklus später wird der Multiplexer-LAB-Trigger 40 gesetzt, der ein Signal über die Leitung 94 erzeugt, das den Datenmultiplexer B 34 aktiviert, um die Daten der letzten Adresse B aus dem Register 38 für die letzte Adresse B des Cache 24 auszuwählen und sie über die Leitungen 90 und 88 an den Eingang des Schieberegisters B 29 zu übergeben. Zum Zeitpunkt von S2IA bestimmen NICHT TAKT und NAC auf den gespeicherten Befehl "letzte Adresse" hin, mit welchem Wert die Schieberegister-Steuereinheit (SRS) 53 geladen wird: Decodierung der letzten Adresse SRS GELADEN MIT (ganzes Byte) (1 Bitpaar) (Bitpaare)
Der Multiplexer LAA 39 wird durch den S2A-Impuls deaktiviert (AUS), der wiederum den Multiplexer LAB 40 deaktiviert. Der normale Systembetrieb wird dann fortgesetzt, ohne Intervalle zwischen den Daten der letzten Adresse der vorhergehenden Schleife und den Daten der ersten Adresse der neuen Schleife.
Der Betrieb der Vorrichtung gemäß der vorliegenden Erfindung erlaubt die Übertragung von Daten an das zu prüfende Bauelement mit ungefähr 500 MHz und einem Gesamtzyklus des Testers von 250 MHz, wobei das Verhältnis 2:1 deshalb besteht, weil zwei Datenbits während eines jeden Taktzyklus der Tester-Vorrichtung an das zu prüfende Bauelement übertragen werden. Ein Vergleich mit früheren Testern, bei denen eine maximale Zyklusgeschwindigkeit von ungefähr 125 MHz erreichbar war, veranschaulicht den Vorteil der Vorrichtung der vorliegenden Erfindung.
Wie aus der vorhergehenden Beschreibung der Funktionsweise der Tester-Vorrichtung hervorgeht, sieht die vorliegende Erfindung ein Verfahren zur wiederholten Einführung von aufeinanderfolgen den Schleifen von adressierten Testdatensignalen in ein zu prüfendes Bauelement mit einer vorher festgelegten Taktfrequenz vor, das die Schritte der Lieferung von externen Befehlen und Adressen vom Steuerprozessor 22 und der Lieferung von Daten über die Leitung 124, wobei die Daten Testdatensignale und Codes enthalten, der adressierbaren Speicherung und Lieferung dieser Adressen und Daten im Speicher 23 und der Speicherung eines vorher festgelegten Satzes dieser Testdatensignale von einer Schleife im Cache 24, wobei es sich in einer bevorzugten Ausführungsform bei diesem vorher festgelegten Satz um jene Testdatensignale handelt, die den ersten und letzten Adressen einer Testschleife entsprechen. In einer bevorzugten Ausführungsform umfaßt dieses Verfahren auch die Speicherung der ersten Adresse plus eins der Schleife im Speicheradreßregister 27.
Als nächstes umfaßt das Verfahren den Schritt des selektiven Empfangs dieser Testdatensignale in zumindest dem ersten Schieberegister 28 und dem zweiten Schieberegister 29, wobei diese Schieberegister "n" Stellen haben und mit dem Speicher 23 und dem Cache 24 verbunden sind. Die effektive Speicherzugriffszeit ist gleich "n" multipliziert mit der Taktzyklusrate.
Das Verfahren umfaßt schließlich die Schritte der Lieferung von Befehlen in Antwort auf die Codes und dadurch der Steuerung der Eingabe von Testdatensignalen in die Schieberegister 28, 29 aus dem Speicher 23 und dem Cache 24, des seriellen Schiebens dieser Datensignale auf erste und zweite Ausgangsleitungen 87, 89 mit der vorher festgelegten Taktzyklusrate als Antwort auf erste und zweite Taktimpulse, wobei die zweiten Taktimpulse hinsichtlich der ersten Taktimpulse verzögert werden, und des Multiplexens der Signale auf den ersten und zweiten Ausgangsleitungen 87, 89, um auf der Leitung 93 Ausgangssignale mit periodisch wiederkehrenden Gruppen von Signalen von den ersten und zweiten Schieberegistern 28, 29 bereitzustellen. In der bevorzugten Ausführungsform entsprechen die ersten und zweiten Taktimpulse Nicht- Takt-Impulsen beziehungsweise Taktimpulsen des Taktes der Tester-Vorrichtung. Dieses Ausgangssignal stellt zwei Bits digitaler Daten für jeden Taktzyklus bereit.
Der Schritt des selektiven Empfangs der Testdatensignale umfaßt den Empfang der Testdatensignale, die den ersten und letzten Adressen aus dem Cache 24 entsprechen, und den Empfang der Testdatensignale, die anderen Adressen aus dem Speicher 23 entsprechen. Der Schritt der Lieferung der Befehle von den Steuermitteln 26 beinhaltet die Decodierung der aus dem Speicher 23 gelieferten Codes, die Zwischenspeicherung der externen Befehle in Eingangszwischenspeichern, die Steuerung des Zeitablaufs des Prozesses mit einer Schieberegister-Steuereinheit und die Erzeugung von Zeitimpulsen mit einer Vielzahl von Zwischenspeichern, die auf die Ausgangssignale der Eingangszwischenspeicher, die Taktsignale und das Ausgangssignal der Schieberegister-Steuereinheit ansprechen.

Claims

1. Eine Hochgeschwindigkeits-Testvorrichtung, die folgendes umfaßt:

(a) Speichermittel (23) zur Speicherung und Lieferung von Datensignalen und Codes;

(b) Cachespeichermittel (24), um große Mengen von Datensignalen und Codes aus den Speichermitteln hereinzuführen;

(c) erste (28) und zweite (29) Schieberegister, die mit den Speichermitteln verbunden sind, um die Datensignale selektiv zu empfangen, um die Datensignale mit einer vorher festgelegten Taktzyklusrate auf erste (87) und zweite (89) Ausgangsleitungen als Antwort auf erste und zweite Taktimpulse zu schieben, wobei die zweiten Taktimpulse hinsichtlich der ersten Taktimpulse verzögert werden;

(d) Steuermittel (26), die mit den Speichermitteln verbunden sind, um die Eingabe von Datensignalen aus den Speichermitteln in die Schieberegister zu steuern;

(e) einen Ausgangsmultiplexer (25), um die Signale auf den ersten und zweiten Ausgangsleitungen zu multiplexen, um Ausgangssignale mit periodisch wiederkehrenden Gruppen von Signalen von den ersten und zweiten Schieberegistern bereitzustellen, gekennzeichnet durch

einen mit den Steuermitteln verbundenen Steuerprozessor (22) und dadurch, daß das Cachespeichermittel (24) einen vorher festgelegten Satz von Datensignalen und Codes speichert, um die Geschwindigkeit des Testers zu erhöhen, indem die ersten und letzten Adressen einer Schleife der Datensignale in einem unterbrechungsfreien Fluß aus den Cachespeichermitteln bereitgestellt werden, jedes der Schieberegister n Stellen hat, die effektive Speicherzugriffszeit gleich "n" multipliziert mit der Taktzyklusrate ist, und die Vorrichtung zwei Bits digitaler Daten für jeden Taktzyklus ausgibt, und dadurch, daß das Steuermittel (26) mit dem Cachespeichermittel verbunden ist, um die Codes, die vorher mit den Datensignalen geladen wurden, weiterhin zu steuern, um das Laden und Entladen des Cachespeichermittels weiterhin zu steuern und um die selektive Benutzung des Cache zu bestimmen, das Steuermittel des weiteren

Mittel zur Decodierung der Codes aufweist, darunter Eingangszwischenspeicher (55, 56), die auf Befehle vom Steuerprozessor ansprechen,

Schieberegister-Steuermittel (53) zur Steuerung des Zeitablaufs der Vorrichtung und

eine Vielzahl von Zwischenspeichern (58 bis 63), die auf Ausgangssignale der Eingangszwischenspeicher, Taktsignale und das Ausgangssignal der Schieberegister-Steuereinheit ansprechen, die Vielzahl der Zwischenspeicher dazu dient, Zeitimpulse zur Steuerung der Vorrichtung zu erzeugen.

2. Die Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß es sich bei den Datensignalen um Testdatensignale handelt, die Adressen, Befehle und Daten umfassen.

3. Die Vorrichtung gemäß Anspruch 1, ferner durch Speicheradreßregister-Mittel (27) gekennzeichnet, um die Speichermittel mit Adressierungssignalen zu beaufschlagen und um die erste Adresse plus eins einer Testschleife zu speichern.

4. Die Vorrichtung gemäß Anspruch 3, ferner dadurch gekennzeichnet, daß der Steuerprozessor (22) externe Befehle und Adressen an die Steuermittel (26) und die Speicheradreßregister-Mittel (27) liefert.

5. Die Vorrichtung gemäß Anspruch 4, ferner gekennzeichnet durch Datenmultiplexermittel (33, 34), um Datensignale an die Schieberegister als Antwort auf Signale von den Steuermitteln weiterzuleiten.

6. Die Vorrichtung gemäß Anspruch 5, dadurch gekennzeichnet, daß das Speicheradreßregister-(SAR-)Mittel folgendes umfaßt:

einen SAR-Zähler (41);

SAR-Registermittel (42), um den SAR-Zähler zu laden; und

SAR-Multiplexermittel (43), um die Adresseneingangssignale an das SAR-Register weiterzuleiten.

7. Die Vorrichtung gemäß Anspruch 6, dadurch gekennzeichnet, daß Adressen aus dem SAR-Zähler (41) und dem Steuerprozessor (22) durch die SAR-Multiplexermittel (43) in das SAR- Register (42) geladen werden.

8. Eine Testvorrichtung, um ein zu prüfendes Bauelement mit vielen Eingangsanschlüssen zu prüfen, die viele verschiedene, in Anspruch 1 näher beschriebene Vorrichtungen umfaßt, wobei jede Vorrichtung an einen entsprechenden Eingangsanschluß angeschlossen ist.

9. Ein Verfahren zur Bereitstellung von aufeinanderfolgenden Schleifen von Datensignalen mit einer vorher festgelegten Taktfrequenz, das die folgenden Schritte umfaßt:

Speicherung und Lieferung von Datensignalen und Codes im Speicher (23);

Speicherung der Datensignale und der Codes in großen Mengen in einem Cache (24);

selektives Empfangen der Datensignale in zumindest ersten (28) und zweiten (29) mit dem Speicher verbundenen Schieberegistern;

Lieferung von Befehlen als Antwort auf die Codes und dadurch Steuerung der Eingabe von Datensignalen aus dem Speicher in die Schieberegister;

Schieben der Datensignale mit der vorher festgelegten Takt zyklusrate auf erste (87) und zweite (89) Ausgangsleitungen als Antwort auf erste und zweite Taktimpulse, wobei die zweiten Taktimpulse hinsichtlich der ersten Taktimpulse verzögert werden; und

Multiplexen der Signale auf den ersten und zweiten Ausgangsleitungen, um Ausgangssignale mit periodisch wiederkehrenden Gruppen von Signalen von den ersten und zweiten Schieberegistern bereitzustellen, das Verfahren dadurch gekennzeichnet ist, daß:

der Schritt der Speicherung der Datensignale im Cache (24) den Schritt der Speicherung der ersten und letzten Adressen einer Schleife von Datensignalen und der Speicherung der Codes im Cache einschließt, um die Geschwindigkeit, mit der aufeinanderfolgende Schleifen von Datensignalen in einem unterbrechungsfreien Fluß bereitgestellt werden, zu erhöhen, jedes der Schieberegister (28, 29) "n" Stellen hat, um eine effektive Speicherzugriffszeit zu erreichen, die gleich "n" multipliziert mit der Taktzyklusrate ist, den Schritt der Steuerung der Codes, die vorher mit den Datensignalen geladen wurden, den Schritt des Ladens und Entladens des Cache und den Schritt der Bestimmung der selektiven Verwendung des Cache einschließt, der Schritt der Lieferung von Befehlen des weiteren

die Decodierung der Codes,

die Speicherung der externen Befehle in Eingangs zwischenspeichern (55, 56),

die Steuerung des Zeitablaufs des Prozesses mit einer Schieberegister-Steuereinheit (53)

und die Erzeugung von Zeitimpulsen mit einer Vielzahl von Zwischenspeichern (58 bis 63) umfaßt, die auf Ausgangssignale der Eingangszwischenspeicher, die Taktsignale und das Ausgangssignal der Schieberegister-Steuereinheit ansprechen.

10. Das Verfahren gemäß Anspruch 9, das durch die Schritte der Beaufschlagung des Speichers (23) mit Adressierungssignalen von einem Speicheradreßregister (27) und der Speicherung der ersten Adresse plus eins der Schleife im Speicheradreßregister gekennzeichnet ist.

11. Das Verfahren gemäß Anspruch 10, das durch den weiteren Schritt der Lieferung externer Befehle, Adressen und Daten gekennzeichnet ist.