JPS5990067A - 論理回路試験用パタ−ン発生装置 - Google Patents
論理回路試験用パタ−ン発生装置Info
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- JPS5990067A JPS5990067A JP57200698A JP20069882A JPS5990067A JP S5990067 A JPS5990067 A JP S5990067A JP 57200698 A JP57200698 A JP 57200698A JP 20069882 A JP20069882 A JP 20069882A JP S5990067 A JPS5990067 A JP S5990067A
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- 230000015654 memory Effects 0.000 claims abstract description 64
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- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路等の論理回路を試験するため
の装置に関し、特に論理回路試験用パターンを高速で発
生させるための装置に関する。
の装置に関し、特に論理回路試験用パターンを高速で発
生させるための装置に関する。
〈発明の背景〉
論理回路試験装置は被試験論理回路に印加する試験パタ
ーンと被試験論理回路から出力されたデータを比較して
その良否を判定するための期待値パターンとをメモリに
格納し、試験時にそのメモリを順次アクセスして被試験
論理回路に試験パターンを印加し、被試験論理回路から
のデータと期待値パターンとが同一であるか否を実装し
た論理回路の高速化も著しく、これらの論理回路を試験
するためには、高速の試験パターンを印加する必要があ
り、このため論理回路試験用パターン発生装置の高速化
が必要になっている。
ーンと被試験論理回路から出力されたデータを比較して
その良否を判定するための期待値パターンとをメモリに
格納し、試験時にそのメモリを順次アクセスして被試験
論理回路に試験パターンを印加し、被試験論理回路から
のデータと期待値パターンとが同一であるか否を実装し
た論理回路の高速化も著しく、これらの論理回路を試験
するためには、高速の試験パターンを印加する必要があ
り、このため論理回路試験用パターン発生装置の高速化
が必要になっている。
９のような論理回路試験用パターン発生装置の高速化を
実現する手段として、試験パターンを複数組のメモリに
格納しそれを］１１゛分割で交互に読み出す、いわゆる
インクリーブ方式がある。
実現する手段として、試験パターンを複数組のメモリに
格納しそれを］１１゛分割で交互に読み出す、いわゆる
インクリーブ方式がある。
第１図にインターリーフ方式と用いた論理回路試験用パ
ターン発生装置の例を示す。この例では、試験パターン
を記憶するメモリを二組用いた場合を示している。
ターン発生装置の例を示す。この例では、試験パターン
を記憶するメモリを二組用いた場合を示している。
図中、１はｅ個のユニバーサルカウンタにより構成され
るプログラムカウンタてあり、端子２から印加される動
作クロックに同期してｅヒツトのアドレス３を発生ずる
。プロクラムカウンタ１は端子４より初期値か設定され
る。５及び６はｅ−１ビットのレジスタで、プログラム
カウンタ１で発生したアドレス３のうち、最下位ヒツト
（以下ＬＳＢという）を除＜ｅ−１ヒツトか、ＡＮＤ回
路７，８からのクロック９，１ｏに同期してそれぞれ取
込まれる。１１．．１２は試験パターンを格納するメモ
リを示し、レジスタ５，６から与えられたアドレス３３
．３４によりアクセスされる。メモＩＪＩＩ、１２は端
子１３より印加される書き込み信号か、ＡＮＤ回路１４
．１５を経由して書き込み信号１６．ｉ、７として与え
られたとき、その書き込み信号１８より印加されたデー
タが書き込まれる。書き込み信号１６．１．７が与えら
れていないときは、メモリ１１．１２はアドレス３３．
３４で示されるアドレスに格納されている一Ｐ’−タ１
．９．．２０を出力する。端子２９には、端子２に与え
られている動作クロックよりも、少なくともプロクラム
カウンタ］の動作遅延時間労連れた動作クロックか与え
られている。
るプログラムカウンタてあり、端子２から印加される動
作クロックに同期してｅヒツトのアドレス３を発生ずる
。プロクラムカウンタ１は端子４より初期値か設定され
る。５及び６はｅ−１ビットのレジスタで、プログラム
カウンタ１で発生したアドレス３のうち、最下位ヒツト
（以下ＬＳＢという）を除＜ｅ−１ヒツトか、ＡＮＤ回
路７，８からのクロック９，１ｏに同期してそれぞれ取
込まれる。１１．．１２は試験パターンを格納するメモ
リを示し、レジスタ５，６から与えられたアドレス３３
．３４によりアクセスされる。メモＩＪＩＩ、１２は端
子１３より印加される書き込み信号か、ＡＮＤ回路１４
．１５を経由して書き込み信号１６．ｉ、７として与え
られたとき、その書き込み信号１８より印加されたデー
タが書き込まれる。書き込み信号１６．１．７が与えら
れていないときは、メモリ１１．１２はアドレス３３．
３４で示されるアドレスに格納されている一Ｐ’−タ１
．９．．２０を出力する。端子２９には、端子２に与え
られている動作クロックよりも、少なくともプロクラム
カウンタ］の動作遅延時間労連れた動作クロックか与え
られている。
２１はプロクラムカウンタ１て発生したアドレスのＬＳ
Ｂを、メモＩＪ １１ 、１．２のアクセス時間分遅延
させて、ＡＮＤ 回路２２．２３に伝えるための遅延
回路を示す。メモＵ］１．１２から出力されたデータ１
９．２０は、ＡＮＤ 回路２２．２３．ＯＲ回路２４を
経由してレジスタ２５に印加される。レジスタ２５は、
ＯＲ回路２４からのデータ２７を、端子２８から与えら
れたクロックのタイミングで取り込み、出力端子３２か
ら論理回路試験用パターン信けとして出力する。
Ｂを、メモＩＪ １１ 、１．２のアクセス時間分遅延
させて、ＡＮＤ 回路２２．２３に伝えるための遅延
回路を示す。メモＵ］１．１２から出力されたデータ１
９．２０は、ＡＮＤ 回路２２．２３．ＯＲ回路２４を
経由してレジスタ２５に印加される。レジスタ２５は、
ＯＲ回路２４からのデータ２７を、端子２８から与えら
れたクロックのタイミングで取り込み、出力端子３２か
ら論理回路試験用パターン信けとして出力する。
第２図は試験パターンの状態を示し、図中２０１データ
＋１＋、 ＋３）、 ＋５＋・・・・・・が格納される
。
＋１＋、 ＋３）、 ＋５＋・・・・・・が格納される
。
第１図の構成による論理回路試験用パターン発生装置の
動作を、第３図に示すタイムチャー１・を用いて説明す
る。動作クロック２に同期してプロクラムカウンタ１て
発生したアドレス３ノウチ、ＬＳＢ を除＜ ７ トＬ
／ ス３’ハ０．１．２．３ ・・・・とじてレジスタ
５，６に印加される。プロクラムカウンタ１で発生した
アドレス３のＬＳＢ３０か０のとき、動作クロック２９
がＡＮＤ回路７を経由してレジスタ５に与えられ、その
動作クロック２９のタイミングで、」二記アドレス３′
がレジスタ５に取り込まれる。ＬＳＢ３Ｑが１のときは
同様に動作クロック２９のタイミングでアドレス３′が
レジスタ６に取り込まれる。つまりＬＳＢが０１０１・
・・・・と交互に変化したとき、プログラムカウンタで
発生したアドレスのうちＬ Ｓ Ｂを除くアドレス３′
か、レジスタ５，６に交互に取り込まれ、その交互に取
り込まれたアドレスか、メモリ１１．１２に対するアド
レス３３．３４として、メモｌ） １１．、１２をアク
セスし、書き込み、読み出しを行う。試験パターンの書
込みの場合は、端子１３に与えられた書込み信号により
、端子１８からのデータが、メモＩＪＩＩ、１２に交互
に書き込まれる。このようにしてメモＩＪＩＩ、１２に
は、それぞれ第２図２０２．２０３ に示されるデー
タが格納される。
動作を、第３図に示すタイムチャー１・を用いて説明す
る。動作クロック２に同期してプロクラムカウンタ１て
発生したアドレス３ノウチ、ＬＳＢ を除＜ ７ トＬ
／ ス３’ハ０．１．２．３ ・・・・とじてレジスタ
５，６に印加される。プロクラムカウンタ１で発生した
アドレス３のＬＳＢ３０か０のとき、動作クロック２９
がＡＮＤ回路７を経由してレジスタ５に与えられ、その
動作クロック２９のタイミングで、」二記アドレス３′
がレジスタ５に取り込まれる。ＬＳＢ３Ｑが１のときは
同様に動作クロック２９のタイミングでアドレス３′が
レジスタ６に取り込まれる。つまりＬＳＢが０１０１・
・・・・と交互に変化したとき、プログラムカウンタで
発生したアドレスのうちＬ Ｓ Ｂを除くアドレス３′
か、レジスタ５，６に交互に取り込まれ、その交互に取
り込まれたアドレスか、メモリ１１．１２に対するアド
レス３３．３４として、メモｌ） １１．、１２をアク
セスし、書き込み、読み出しを行う。試験パターンの書
込みの場合は、端子１３に与えられた書込み信号により
、端子１８からのデータが、メモＩＪＩＩ、１２に交互
に書き込まれる。このようにしてメモＩＪＩＩ、１２に
は、それぞれ第２図２０２．２０３ に示されるデー
タが格納される。
メモＩＪＩＩ、１２に格納された試験パターンを、出力
端子３２に取り出すための動作は以下のようになる。ア
ト゛レスカウンタから発生されたアトＪ モＩＪ １１
．１２は、ｔａａ で示されたアクセス１１１ｊ間後に
、アドレス３３．３４の内容１９．２０を出力する。
端子３２に取り出すための動作は以下のようになる。ア
ト゛レスカウンタから発生されたアトＪ モＩＪ １１
．１２は、ｔａａ で示されたアクセス１１１ｊ間後に
、アドレス３３．３４の内容１９．２０を出力する。
メモリ１１．１２より出力されたデータ、１９．２０は
、遅延信号３１により、アンド回路２２．２３で交旬遣
こ選択されてＯＲ回路２４に与えられる。従ってＯＲ回
路２４の出力データ２７は、データ１９．２０が合成さ
れかつそれらの２倍のシーケンスを有することになる。
、遅延信号３１により、アンド回路２２．２３で交旬遣
こ選択されてＯＲ回路２４に与えられる。従ってＯＲ回
路２４の出力データ２７は、データ１９．２０が合成さ
れかつそれらの２倍のシーケンスを有することになる。
このデータ２７がレジスタ２５に与えられ、動作クロッ
ク２８のタイミングでレジスタ２５に取り込まれ、端Ｔ
−３２から被試験論理回路に、試験パターンとして供給
される。
ク２８のタイミングでレジスタ２５に取り込まれ、端Ｔ
−３２から被試験論理回路に、試験パターンとして供給
される。
このように、この論理回路試験用パターン発生装置は、
メモｌＪ］、１．１２に格納された試験・ぐターンを、
交互に時分割で取り出してそれらを合成するようにして
いるから、合成された試験パターンは、それぞれのメモ
ＩＪ １．１．１２から読み出され１こ試験パターンの
２倍の速度になる。インターリーブ方式を用いた論理回
路試験用パターン発生装置は、このように、試験パター
ンをＮ個のメモリに分割して格納し、これを時分割で読
み出した後、これらを合成するようにしているため、個
々のメモリの速度のＮ倍の速度て試験パターンを発生す
ることができる。
メモｌＪ］、１．１２に格納された試験・ぐターンを、
交互に時分割で取り出してそれらを合成するようにして
いるから、合成された試験パターンは、それぞれのメモ
ＩＪ １．１．１２から読み出され１こ試験パターンの
２倍の速度になる。インターリーブ方式を用いた論理回
路試験用パターン発生装置は、このように、試験パター
ンをＮ個のメモリに分割して格納し、これを時分割で読
み出した後、これらを合成するようにしているため、個
々のメモリの速度のＮ倍の速度て試験パターンを発生す
ることができる。
しかしながら、この方式による論理回路試験用パターン
発生装置においては、試験パターンが複数組のメモリに
分割されて格納されているため、合成された試験パター
ンにおいて、現在出力されているデータの次に出力され
るデータか、同一メモリに格納されている場合には、次
のサイクルにそのデ゛−りを出力することができない。
発生装置においては、試験パターンが複数組のメモリに
分割されて格納されているため、合成された試験パター
ンにおいて、現在出力されているデータの次に出力され
るデータか、同一メモリに格納されている場合には、次
のサイクルにそのデ゛−りを出力することができない。
例えば第２図の２０１ において、アドレス０からア
ドレス２にジャンプすることができない。そのようにす
るためには、メモリの速度のＮ倍の速度で、同一メモリ
を連続してアクセスしなけれはならないからである。論
理回路試験用パターンは、一定の試験パターンが何度も
ループ状に繰り返されなから、全体としてのパターンか
進行する、というものか多い。このような試験パターン
発生装置では、メモリから発生すべきデータのシーケン
スか固定されているため、試験パターンを格納するメモ
リの容量がぼう大となるとともに、試験パターンを格納
するだめのプログラムの作成にも長時間を要するという
欠点がある。
ドレス２にジャンプすることができない。そのようにす
るためには、メモリの速度のＮ倍の速度で、同一メモリ
を連続してアクセスしなけれはならないからである。論
理回路試験用パターンは、一定の試験パターンが何度も
ループ状に繰り返されなから、全体としてのパターンか
進行する、というものか多い。このような試験パターン
発生装置では、メモリから発生すべきデータのシーケン
スか固定されているため、試験パターンを格納するメモ
リの容量がぼう大となるとともに、試験パターンを格納
するだめのプログラムの作成にも長時間を要するという
欠点がある。
〈発明の目的〉
コ（７） ％ 明は、複数のメモリに格納されたデータ
を時分割で交互に発生させて、高速の試験パターンを得
るとともに、メモリから発生すべきデータのシーケンス
の制限を無くシ、任意の試駆パターンを発生ずることが
できる論理回路試験用パターン発生装置を提供しようと
するものである。
を時分割で交互に発生させて、高速の試験パターンを得
るとともに、メモリから発生すべきデータのシーケンス
の制限を無くシ、任意の試駆パターンを発生ずることが
できる論理回路試験用パターン発生装置を提供しようと
するものである。
〈発明の概要〉
この発明は同一の試験パターンを複数組のメモリの共通
のアト゛レスに格納することにより、試験パターン発生
装置から発生される試験パターンの、あるサイクルのデ
ータと次のサイクルに出ノＪじたいデータが同一のメモ
リに格納されている場合でも、そのデータは他のメモリ
にも格納されているため、同一のメモリを連続してアク
セスする必要がなく、従って複数のメモリを交互にアク
セスすることにより、所望の試験パターンを高速に発生
させることができる。
のアト゛レスに格納することにより、試験パターン発生
装置から発生される試験パターンの、あるサイクルのデ
ータと次のサイクルに出ノＪじたいデータが同一のメモ
リに格納されている場合でも、そのデータは他のメモリ
にも格納されているため、同一のメモリを連続してアク
セスする必要がなく、従って複数のメモリを交互にアク
セスすることにより、所望の試験パターンを高速に発生
させることができる。
〈発明の実施例〉
（１）構成
この発明による一実施例の構成を第４図に示す。この例
では、試験パターンを格納するメモリを２組用いた場合
を示す。第４図において４０１ はアドレス発生器で
あり、端子４０２からの動作クロックに同期して、ｅビ
ットの任意のアドレス４０３ を発生する。４０４ は
アドレス発生器４０１ の初期値を設定するためのデ
ータ入力端子である。４０５は動作クロック４０２に１
６目υ」して反転するフリップクロツタであり、端子４
０６が１のときリセットされる。４０６はＡ、 Ｎ Ｄ
回路であり、フリップフロップ４０５ の内容が０のと
き、動作クロック４０８をＯＲ回路４０９ に伝える。
では、試験パターンを格納するメモリを２組用いた場合
を示す。第４図において４０１ はアドレス発生器で
あり、端子４０２からの動作クロックに同期して、ｅビ
ットの任意のアドレス４０３ を発生する。４０４ は
アドレス発生器４０１ の初期値を設定するためのデ
ータ入力端子である。４０５は動作クロック４０２に１
６目υ」して反転するフリップクロツタであり、端子４
０６が１のときリセットされる。４０６はＡ、 Ｎ Ｄ
回路であり、フリップフロップ４０５ の内容が０のと
き、動作クロック４０８をＯＲ回路４０９ に伝える。
４０７ はＡＮＤ回路であり、フリップフロップ４０５
の内容が１のとき、動作クロック４０８をＯＲ回路、４
ノ１０に印′１１ＪＩ＋する。
の内容が１のとき、動作クロック４０８をＯＲ回路、４
ノ１０に印′１１ＪＩ＋する。
端子４１１には、試際パターンをメモリに格納する場合
に、アドレス１コードパルスが印加される。ＯＲ回路４
０９．４１．０はそれぞれＡＮＤ回路４０６，４．０７
のパルスと端子４１１から入力されるアドレスロードパ
ルスのＯＲ信号を、レジスタ４１２，４１３に伝える。
に、アドレス１コードパルスが印加される。ＯＲ回路４
０９．４１．０はそれぞれＡＮＤ回路４０６，４．０７
のパルスと端子４１１から入力されるアドレスロードパ
ルスのＯＲ信号を、レジスタ４１２，４１３に伝える。
動作クロック４０８は、試験パターンをメモリに書き込
むときは、指令信号４０７によりＡＮＤ回路４３８で禁
止され、ＯＲ回路４．０９．４１０に印加されないが、
試験パターンをメモリから取り出す場合には、ＡＮＤ回
路４３８か開放され、ＯＲｌｊｉ路４０９．１４１０に
印加される。
むときは、指令信号４０７によりＡＮＤ回路４３８で禁
止され、ＯＲ回路４．０９．４１０に印加されないが、
試験パターンをメモリから取り出す場合には、ＡＮＤ回
路４３８か開放され、ＯＲｌｊｉ路４０９．１４１０に
印加される。
４１２はｅビットのレジスタであり、ＯＲ回路４０９か
らのパルスに同期して、アドレス発生器４０１て発生し
たアドレス４０３を取り込む。
らのパルスに同期して、アドレス発生器４０１て発生し
たアドレス４０３を取り込む。
４０−３はｅビットのレジスタであり、ＯＲ回路４、１
．０からのアドレス（Ｓ同ｊｖ］シて、アドレス発生器
４０１ で発生したアドレス４０３を取り込む。４１４
．４１５ は試験パターンを記憶するメモリ４１４は
レジスタ４．１２からのアドレスによりアクセスされ、
メモリ４１５はレジスタ４１３からのアドレスによりア
クセスされる。端子４１６には、メモリの書き込み制御
信号が与えられ、端子４１６が１の１１カ、４１４．４
１．５ には、レジスタ４］２，４１．３で示された
アドレスに、入力端子４１７からのデータが書き込まれ
る。書き込み制御信号４１６が０のとき、メモリ４１４
，４１５ はレジスタ４１２，４１３ により示され
たアドレスに格納されているデータを、ＡＮＤ回路４１
８゜４１９ に印加する。
．０からのアドレス（Ｓ同ｊｖ］シて、アドレス発生器
４０１ で発生したアドレス４０３を取り込む。４１４
．４１５ は試験パターンを記憶するメモリ４１４は
レジスタ４．１２からのアドレスによりアクセスされ、
メモリ４１５はレジスタ４１３からのアドレスによりア
クセスされる。端子４１６には、メモリの書き込み制御
信号が与えられ、端子４１６が１の１１カ、４１４．４
１．５ には、レジスタ４］２，４１．３で示された
アドレスに、入力端子４１７からのデータが書き込まれ
る。書き込み制御信号４１６が０のとき、メモリ４１４
，４１５ はレジスタ４１２，４１３ により示され
たアドレスに格納されているデータを、ＡＮＤ回路４１
８゜４１９ に印加する。
４２０ は遅延回路であり、フリップフロップ４０５の
データを、ＡＮＤ回路４．０６．ＯＲ回路４０９．レジ
スタ４１２ の動作遅延時間とメモリ４１４ のアクセ
ス時間の和との同等のＩＩケ間遅延し、ＡＮＤ回路４１
９．インバータ４２１に印加する。ＡＮＤ回路４１８は
、遅延回路４２０の出力４２２がＯの時、メモリ４１４
より出力されるデータを、ＯＲ回路４２３を経由して
レジスタ４２４に印加する。Ａ、 Ｎ Ｄ回路４１９は
、遅延回路４２０の出力４２２か１の時、メモリ４１５
より出力されるデータを、ＯＲ回路４２３ を経由し
てレジスタ４２４ に印加する。レジスタ４２４は、Ｏ
Ｒ回Ｗｒ ４２３からのデータを、動作クロック４２５
に同期して取り込む。端子４３４は、この実施例によ
る論理回路試験用パターン発生器の出方端子であり、レ
ジスタ４２４に取り込まれたデータ列つィこの端子より
出方され、被試験論理回路に印加される。
データを、ＡＮＤ回路４．０６．ＯＲ回路４０９．レジ
スタ４１２ の動作遅延時間とメモリ４１４ のアクセ
ス時間の和との同等のＩＩケ間遅延し、ＡＮＤ回路４１
９．インバータ４２１に印加する。ＡＮＤ回路４１８は
、遅延回路４２０の出力４２２がＯの時、メモリ４１４
より出力されるデータを、ＯＲ回路４２３を経由して
レジスタ４２４に印加する。Ａ、 Ｎ Ｄ回路４１９は
、遅延回路４２０の出力４２２か１の時、メモリ４１５
より出力されるデータを、ＯＲ回路４２３ を経由し
てレジスタ４２４ に印加する。レジスタ４２４は、Ｏ
Ｒ回Ｗｒ ４２３からのデータを、動作クロック４２５
に同期して取り込む。端子４３４は、この実施例によ
る論理回路試験用パターン発生器の出方端子であり、レ
ジスタ４２４に取り込まれたデータ列つィこの端子より
出方され、被試験論理回路に印加される。
（２）試験パターンの例
第５図は、この実施例により発生しようとする試験パタ
ーンの例と、そのときの第４図におけるメモＩＪ ４１
４．４１５に格納されるデータを示す。５０３ は第
４図のアドレス発生器でジャンプ等をせず、シーケンシ
ャルに発生したアドレス対応したデータ、、５０２
は第４図のメモリ４１４ に格納されるデータ、５０３
は第４図のメモリ４１５ に格納されるデータである。
ーンの例と、そのときの第４図におけるメモＩＪ ４１
４．４１５に格納されるデータを示す。５０３ は第
４図のアドレス発生器でジャンプ等をせず、シーケンシ
ャルに発生したアドレス対応したデータ、、５０２
は第４図のメモリ４１４ に格納されるデータ、５０３
は第４図のメモリ４１５ に格納されるデータである。
第６図は、第５図のように格納５された試験ハターンヲ
用いて、変更されたに験パターンを発生したい場合の試
験パターンのシーケンスの例を示し、６０１ は第５
図の５０１ のデータをどの順序で選択するかを矢印
で示すものであり、６０２ はそのときのシーケンスを
グラフにしたものである。即ち第６図はアドレス発生器
４０１ のアドレスを０．２．３．５．６と進め、τ゛
−タＤ＋ Ｄ２ ＋ ＤＢ ＋ ＤＩ ＋ Ｄ ６の順
で出刃する場合を示している。
用いて、変更されたに験パターンを発生したい場合の試
験パターンのシーケンスの例を示し、６０１ は第５
図の５０１ のデータをどの順序で選択するかを矢印
で示すものであり、６０２ はそのときのシーケンスを
グラフにしたものである。即ち第６図はアドレス発生器
４０１ のアドレスを０．２．３．５．６と進め、τ゛
−タＤ＋ Ｄ２ ＋ ＤＢ ＋ ＤＩ ＋ Ｄ ６の順
で出刃する場合を示している。
（３）動作
第６図に示す試験・ぐターンを発生ずる場合を例に、こ
の実施Ａうりの動作を第７図、第８図のタイムチャート
を用いて説明する。
の実施Ａうりの動作を第７図、第８図のタイムチャート
を用いて説明する。
メモリ４１４．４１５ に試験ｒＺターンを書キ込む
場合の手順は以下のようにして行なわれる。第７図にそ
のタイムチャートを示す。アドレス発生器４Ｃ１１は、
０．１．２．３．４・・・・・・と＋１づつ歩進するア
ドレス４０３を発生ずる。
場合の手順は以下のようにして行なわれる。第７図にそ
のタイムチャートを示す。アドレス発生器４Ｃ１１は、
０．１．２．３．４・・・・・・と＋１づつ歩進するア
ドレス４０３を発生ずる。
このときアドレス発生器／１０１に印加される動作クロ
ック４０２の繰り返し速度は低速とし、例えば読み出し
時の２分の１とする。アドレスロートパルス４．１１が
共通にし７スタ４］２．／１．１３ に与えられるた
め、レジスタ４１．２，４１３ から出力されるアド
レス４２６゜４２７ は同一となり、これらがメモリ４
１″４゜４１５ に与えられる。端子４１７ より書
き込みデータが印加され、端子４１６より印加された書
き込み信号により、このデータがメモリ４．１４，４１
５の」−記アドレス４２６，４．２７に次々に書き込ま
れる。これより第５図５０２゜５０３ に示すように、
メモリ４］４，４１．５には、同一アドレスに同一デー
タが書き込まれる。
ック４０２の繰り返し速度は低速とし、例えば読み出し
時の２分の１とする。アドレスロートパルス４．１１が
共通にし７スタ４］２．／１．１３ に与えられるた
め、レジスタ４１．２，４１３ から出力されるアド
レス４２６゜４２７ は同一となり、これらがメモリ４
１″４゜４１５ に与えられる。端子４１７ より書
き込みデータが印加され、端子４１６より印加された書
き込み信号により、このデータがメモリ４．１４，４１
５の」−記アドレス４２６，４．２７に次々に書き込ま
れる。これより第５図５０２゜５０３ に示すように、
メモリ４］４，４１．５には、同一アドレスに同一デー
タが書き込まれる。
このようにして格納されたデータを取り出して、試験パ
ターンを発生する場合の動作は以下のようになる。第８
図はそのタイムチャー１・を示ず。アドレス発生器４０
１ は、動作クロック４．０２に同期して０．２．３．
５．６・・・・・・の順でアドレス４０３を発生する。
ターンを発生する場合の動作は以下のようになる。第８
図はそのタイムチャー１・を示ず。アドレス発生器４０
１ は、動作クロック４．０２に同期して０．２．３．
５．６・・・・・・の順でアドレス４０３を発生する。
フリップフロップ４０５はＱ出力を入力りに接続してぃ
５ので、動作クロック４０２を印加すると、これに同期
して以前の状態から反転する。フリップフロップ４０５
の動作遅延時間分たけ動作クロック４０２より遅れた動
作クロックを端子４０８より人力すると、レジスタ４１
２にはフリップフロップ４０５がＯのときに印加した動
作クロック４０８が、ＡＮＤ回路４０９を介して印加さ
れ、レジスタ４１３にはフリップフロップ４０５か１の
ときに印加した動作クロック４０８が、ＡＮＤ回路４０
７、ＯＲ回路；４１０を介して印加される。
５ので、動作クロック４０２を印加すると、これに同期
して以前の状態から反転する。フリップフロップ４０５
の動作遅延時間分たけ動作クロック４０２より遅れた動
作クロックを端子４０８より人力すると、レジスタ４１
２にはフリップフロップ４０５がＯのときに印加した動
作クロック４０８が、ＡＮＤ回路４０９を介して印加さ
れ、レジスタ４１３にはフリップフロップ４０５か１の
ときに印加した動作クロック４０８が、ＡＮＤ回路４０
７、ＯＲ回路；４１０を介して印加される。
このようにフリップフロップ４０５は、動作クロック４
０２が印加される旬に反転するために、レジスタ４１２
．４１３には動作クロック４０８が交互に印加される。
０２が印加される旬に反転するために、レジスタ４１２
．４１３には動作クロック４０８が交互に印加される。
このためレジスタ４１２には、アドレス発生器４０１て
発生したアドレスのうち、フリップフロップ４、０５が
Ｏの期間のアドレスのみが動作クロック４０８（ζ同期
して取り込まれ、レジスタ４１３にはフリップフロップ
４０５が１の期間のアドレスのみが、動作クロック４０
８により取り込まれる。メモリ ４１４はレジスタ４］
２からのアドレス４２６が０．３□６・・・・・・と与
えられると、アクセス時間ｔＡＡで規定された時間後に
、アドレス４２６により示されたアドレス０．３．６・
・・・に格納されているデータを出力する。同捷にメモ
リ４１５は、レジペタ４１３からのアドレス４２７が２
，５・・・・・・と与えられると、アクセス時間ｔＡＡ
（ｆｉに、７１”レス４２６により示されたアドレス２
．５・・・・・・に格納されているデータを出力する。
発生したアドレスのうち、フリップフロップ４、０５が
Ｏの期間のアドレスのみが動作クロック４０８（ζ同期
して取り込まれ、レジスタ４１３にはフリップフロップ
４０５が１の期間のアドレスのみが、動作クロック４０
８により取り込まれる。メモリ ４１４はレジスタ４］
２からのアドレス４２６が０．３□６・・・・・・と与
えられると、アクセス時間ｔＡＡで規定された時間後に
、アドレス４２６により示されたアドレス０．３．６・
・・・に格納されているデータを出力する。同捷にメモ
リ４１５は、レジペタ４１３からのアドレス４２７が２
，５・・・・・・と与えられると、アクセス時間ｔＡＡ
（ｆｉに、７１”レス４２６により示されたアドレス２
．５・・・・・・に格納されているデータを出力する。
このようにしてメモリ４１４，４１５からデータ４３１
゜４３２が図に示すように出力される。
゜４３２が図に示すように出力される。
遅延回路４２０により遅延されたフリップ 〈フロッ
プ４０５からの信号４２２は、ＡＮＤ回路４１９および
インバータ４２１を経由して、ＡＮＤ回路４１８に与え
られているので、ＡＮＤ回路４１８，４］、９は動作ク
ロック４ｏ２の周期で交互に１３°Ｊ閉し、メモリ４１
４，４．１．５ １から発生したデータ４３Ｌ
４３２をＯＲ回路４２３に伝える。従ってＯＲ回路４２
３の出力データ４３３は、メモリ４１．４，４１５から
のデータ４３］、４３２を、時間的に合成したものとな
り、この出力データ４３３はレジスタ４２４に供給され
る。レジスタ ４２４は、データ４３３を動作クロック
４２５のタイミングで取り込み、端子４３４に出力する
。
プ４０５からの信号４２２は、ＡＮＤ回路４１９および
インバータ４２１を経由して、ＡＮＤ回路４１８に与え
られているので、ＡＮＤ回路４１８，４］、９は動作ク
ロック４ｏ２の周期で交互に１３°Ｊ閉し、メモリ４１
４，４．１．５ １から発生したデータ４３Ｌ
４３２をＯＲ回路４２３に伝える。従ってＯＲ回路４２
３の出力データ４３３は、メモリ４１．４，４１５から
のデータ４３］、４３２を、時間的に合成したものとな
り、この出力データ４３３はレジスタ４２４に供給され
る。レジスタ ４２４は、データ４３３を動作クロック
４２５のタイミングで取り込み、端子４３４に出力する
。
このように、２組のメモＩＪ ４．１４． ４１５を交
互にアクセスしながら、出力端子４３４にデータをＤｏ
、 Ｄ２．Ｄ、、 Ｄ、 Ｄ、・・・・・の順て得るこ
とがてき、かつそのデータの各周期を、メモリ４］４，
４１．５の個別の読み出し周期の、２分の１とすること
ができる。
互にアクセスしながら、出力端子４３４にデータをＤｏ
、 Ｄ２．Ｄ、、 Ｄ、 Ｄ、・・・・・の順て得るこ
とがてき、かつそのデータの各周期を、メモリ４］４，
４１．５の個別の読み出し周期の、２分の１とすること
ができる。
発明の効果〉
Ｉｐ分割で印加してｎ Ｊｉのメモリよりアクセスされ
たデータを時分割で取り出すことにより、個別のメモリ
のｎ倍の速度の試験パターンを得るとともに、その試験
パターンのシーケンスを、あらかじめメモリに格納され
たときの試験パターンのアドレスシーケンスと無関係に
することかできる。このため複雑な試験パターンを高速
に発生さぜることかでき、かつ結果として試験パターン
を格納するメモリの容量を少なくすることができるとと
もに、試験パターンを発生させるだめのプログラム作成
が容易にな、る１゜
たデータを時分割で取り出すことにより、個別のメモリ
のｎ倍の速度の試験パターンを得るとともに、その試験
パターンのシーケンスを、あらかじめメモリに格納され
たときの試験パターンのアドレスシーケンスと無関係に
することかできる。このため複雑な試験パターンを高速
に発生さぜることかでき、かつ結果として試験パターン
を格納するメモリの容量を少なくすることができるとと
もに、試験パターンを発生させるだめのプログラム作成
が容易にな、る１゜
第１図はインターリーブ方式を用いた従来の論理回路試
験用パターン発生装置の構成を示すブロック図、第２図
は第１図に示した論理回路試験用パターン発生装置にお
ける試験パターンの状態を示す図、第３図は第」図に示
した従来の論理回路試験用パターン発生装置の動作を説
明するためのタイムチャート、第・１図：１このイご明
による論理回路試験用パターン発生装置の一実施例を示
すブロック図、第５図は第４図に示したこの発明による
論理回路試験用パターシイ１１生装置における試験パタ
ーンの格納状態を示す図、第６図は第５図に示した状態
で格納された試験パターンを用いて新たに発生させたい
試験パターンのシーケンスを説明するための図、第７図
は第４図に示したこの発明による論理回路試験用パター
ン発生装置における試験パターンの相き込み時の動作を
説明するためのタイムチャート、第８図は第４図に示し
たこの発明による論理回路試験用パターン発生装置にお
ける試験パターンの取り出し時の動作を説明するための
タイムチャートである。 １；プロゲラＬカウンタ ５．６．２５ ＋レジスタ１
１．１２；メモリ ２１：遅延回路４０１；
アドレス発生器 ４０５； フリップフロップ４１．２
４１．３４２４； レジスタ４．１４．、４．１５；
メモリ ４２０；遅延回路特許出願人 タケダ
理研工業株式会社代理人 刊松保男 ン ２０１ 第 ２ 図 ｍ「−一一一」 ジ ０３ 第 ５ 閏 らｎフ 第 ６ 図
験用パターン発生装置の構成を示すブロック図、第２図
は第１図に示した論理回路試験用パターン発生装置にお
ける試験パターンの状態を示す図、第３図は第」図に示
した従来の論理回路試験用パターン発生装置の動作を説
明するためのタイムチャート、第・１図：１このイご明
による論理回路試験用パターン発生装置の一実施例を示
すブロック図、第５図は第４図に示したこの発明による
論理回路試験用パターシイ１１生装置における試験パタ
ーンの格納状態を示す図、第６図は第５図に示した状態
で格納された試験パターンを用いて新たに発生させたい
試験パターンのシーケンスを説明するための図、第７図
は第４図に示したこの発明による論理回路試験用パター
ン発生装置における試験パターンの相き込み時の動作を
説明するためのタイムチャート、第８図は第４図に示し
たこの発明による論理回路試験用パターン発生装置にお
ける試験パターンの取り出し時の動作を説明するための
タイムチャートである。 １；プロゲラＬカウンタ ５．６．２５ ＋レジスタ１
１．１２；メモリ ２１：遅延回路４０１；
アドレス発生器 ４０５； フリップフロップ４１．２
４１．３４２４； レジスタ４．１４．、４．１５；
メモリ ４２０；遅延回路特許出願人 タケダ
理研工業株式会社代理人 刊松保男 ン ２０１ 第 ２ 図 ｍ「−一一一」 ジ ０３ 第 ５ 閏 らｎフ 第 ６ 図
Claims (1)
- 被試験論理回路に印加する試験パターンを格納するメモ
リとそのメモリから発生すべき試験パターンのシーケン
スを発生するアドレス発生器とにより構成される論理回
路試験パターン発生装置において、試験パターンのシー
ケンスを発生するアドレス発生器と、該アドレス発生器
試験パターンを格納し又は読み出す複数組のメモリと、
該メモリの出力を時分割で選択して取り出す選択回路と
、該メモリの複数組に試験パターンを格納するときはそ
の複数組のメモリに共通のアドレスを与えて同一試験パ
ターンを格納し該メモリの複数組から試験パターンを読
み出すときはその複数組のメモリを時分割でアクセスす
るだめの手段とを有することを特徴とする論理回路試験
用パターン発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200698A JPS5990067A (ja) | 1982-11-15 | 1982-11-15 | 論理回路試験用パタ−ン発生装置 |
| US06/551,429 US4586181A (en) | 1982-11-15 | 1983-11-14 | Test pattern generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200698A JPS5990067A (ja) | 1982-11-15 | 1982-11-15 | 論理回路試験用パタ−ン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990067A true JPS5990067A (ja) | 1984-05-24 |
| JPH0480350B2 JPH0480350B2 (ja) | 1992-12-18 |
Family
ID=16428745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57200698A Granted JPS5990067A (ja) | 1982-11-15 | 1982-11-15 | 論理回路試験用パタ−ン発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4586181A (ja) |
| JP (1) | JPS5990067A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3700251A1 (de) * | 1986-01-07 | 1987-07-09 | Hitachi Ltd | Verfahren und vorrichtung zur diagnose logischer schaltungen |
| JPS6336163A (ja) * | 1986-07-30 | 1988-02-16 | Hitachi Ltd | Ｉｃ試験装置 |
| JP2003057319A (ja) * | 2001-08-10 | 2003-02-26 | Advantest Corp | 半導体試験装置 |
| US7185295B2 (en) | 2000-06-03 | 2007-02-27 | Hyunju Park | Chip design verifying and chip testing apparatus and method |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3513551A1 (de) * | 1985-04-16 | 1986-10-16 | Wandel & Goltermann Gmbh & Co, 7412 Eningen | Digitaler wortgenerator zur automatischen erzeugung periodischer dauerzeichen aus n-bit-woertern aller wortgewichte und deren permutationen |
| JPS62195572A (ja) * | 1986-02-21 | 1987-08-28 | Mitsubishi Electric Corp | 半導体テスト装置 |
| US5050170A (en) * | 1986-09-04 | 1991-09-17 | Schlumberger Technologies, Inc. | Apparatus for combining signals from first and second information processing elements |
| US4730318A (en) * | 1986-11-24 | 1988-03-08 | International Business Machines Corporation | Modular organized storage tester |
| EP0314250A3 (en) * | 1987-10-30 | 1992-03-04 | New Microtime Inc. | Video digital analog signal processing and display |
| US5384912A (en) * | 1987-10-30 | 1995-01-24 | New Microtime Inc. | Real time video image processing system |
| US4875210A (en) * | 1988-01-06 | 1989-10-17 | Teradyne, Inc. | Automatic circuit tester control system |
| US5321700A (en) * | 1989-10-11 | 1994-06-14 | Teradyne, Inc. | High speed timing generator |
| US5073891A (en) * | 1990-02-14 | 1991-12-17 | Intel Corporation | Method and apparatus for testing memory |
| CA2092291A1 (en) * | 1990-09-24 | 1992-03-25 | Steven G. Morton | Sonet signal generating apparatus and method |
| US5195097A (en) * | 1990-10-19 | 1993-03-16 | International Business Machines Corporation | High speed tester |
| WO1998023968A1 (en) * | 1996-11-29 | 1998-06-04 | Advantest Corporation | Pattern generator |
| US5872797A (en) * | 1996-12-02 | 1999-02-16 | International Business Machines Corporation | Burn-in signal pattern generator |
| US6061815A (en) * | 1996-12-09 | 2000-05-09 | Schlumberger Technologies, Inc. | Programming utility register to generate addresses in algorithmic pattern generator |
| JPH10319095A (ja) * | 1997-05-22 | 1998-12-04 | Mitsubishi Electric Corp | 半導体テスト装置 |
| DE10034854A1 (de) * | 2000-07-18 | 2002-02-14 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Erzeugung digitaler Signalmuster |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4313200A (en) * | 1978-08-28 | 1982-01-26 | Takeda Riken Kogyo Kabushikikaisha | Logic test system permitting test pattern changes without dummy cycles |
| JPS5585265A (en) * | 1978-12-23 | 1980-06-27 | Toshiba Corp | Function test evaluation device for integrated circuit |
| JPS5914840B2 (ja) * | 1979-10-19 | 1984-04-06 | 日本電信電話株式会社 | 半導体メモリ試験用パタ−ン発生装置 |
| US4450560A (en) * | 1981-10-09 | 1984-05-22 | Teradyne, Inc. | Tester for LSI devices and memory devices |
-
1982
- 1982-11-15 JP JP57200698A patent/JPS5990067A/ja active Granted
-
1983
- 1983-11-14 US US06/551,429 patent/US4586181A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3700251A1 (de) * | 1986-01-07 | 1987-07-09 | Hitachi Ltd | Verfahren und vorrichtung zur diagnose logischer schaltungen |
| JPS6336163A (ja) * | 1986-07-30 | 1988-02-16 | Hitachi Ltd | Ｉｃ試験装置 |
| US7185295B2 (en) | 2000-06-03 | 2007-02-27 | Hyunju Park | Chip design verifying and chip testing apparatus and method |
| US7571400B2 (en) | 2000-06-03 | 2009-08-04 | Hyun-Ju Park | Chip design verifying and chip testing apparatus and method |
| JP2003057319A (ja) * | 2001-08-10 | 2003-02-26 | Advantest Corp | 半導体試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0480350B2 (ja) | 1992-12-18 |
| US4586181A (en) | 1986-04-29 |
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