DE69112866T2 - MOS zu ECL Ausgangsbufferschaltung mit einem einzigen Ausgang. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine Ausgangspufferschaltung und insbesondere auf einen Ausgangspufferschaltkreis für die Umsetzung von Signalpegeln komplementärer Metalloxidhalbleiter (CMOS) auf Signalpegel emittergekoppelter Logik (ECL) für das Ansteuern der Eingänge von ECL-Gattern.
• Wegen der erhöhten Geschwindigkeit und des Verhaltens herrührend von ECL-basierten Systemen hat die Verwendung von emittergekoppelter Logik in Digitalsystemen expandiert und ist nun sehr üblich. Die erhöhte Geschwindigkeit von ECL-basierten Systemen rührt her von der Tatsache, daß ECL-Gatter inhärend in einem nicht gesättigten Zustand arbeiten. Demgemäß ist die Ausbreitungsverzögerung eines typischen ECL-Gatters niedrig im Vergleich mit anderen konventionellen integrierten Schaltkreistransistortechniken. ECL-basierte Systeme bieten auch die Vorteile von überlegenem Analogverhalten und größerem Stromfluß pro Flächeneinheit. ECL-Gatter weisen jedoch typischerweise relativ hohen Leistungsumsatz und einen geringen Rauschabstand auf.
• Während andererseits Metal loxidhalbleiter-Schaltkreiskonfigurationen (MOS) typischerweise nicht die Geschwindigkeit von ECL-basierten Systemen aufweisen, gibt es eine Anzahl von wichtigen Vorteilen in Verbindung mit MOS-Technik: MOS-Schaltungen können mit hoher Packungsdichte konstruiert werden, die Mehrschaltungselemente auf einer gegebenen Chipfläche zu plazieren ermöglicht; demgemäß können große komplexe Funktionen in MOS-basierten Systemen integriert werden. Einfache und ökonomische Prozeßtechniken können verwendet werden für die Herstellung von MOS-integrierten Schaltkreisen (ICS). MOS-Schaltkreise verbrauchen weniger Leistung als bipolare Schaltkreise. MOS-System weisen hohen Rauschabstand und Rauschimmunität auf.
• Im einzelnen sind komplementäre MOS- (CMOS) Schaltkreise, welche eine symmetrische Kombination von n-Typ und p-Typ-MOS-Transistoren einsetzen, extrem populär für Anwendungsfälle niedrigen Leistungsumsatzes geworden.
• Demgemäß ist es wünschenswert, die Geschwindigkeit bipolarer ECL-Logik mit der Praktikabilität von MOS-Konstruktion für bestimmte Anwendungsfälle zu integrieren.
• Gemischte Bipolar-MOS-Technik integrierter Schaltkreise, üblicherweise als BiMOS oder BiCMOS bezeichnet, ist im Stand der Technik bekannt, siehe B. Cole, "Mixed-Process Chips are about to Hit the Big Time", Electronics, Band 59, Nr. 9, 3. März 1986, Seite 27. Die BiCMOS-Technik ermöglicht größere Packungsdichte, verwendet Gatter, die bei CMOS-Pegeln arbeiten und weist Geschwindigkeiten auf, die vergleichbar werden mit jenen von ECL-basierten Systemen.
• Kürzliche Entwicklungen in der Herstellungstechnik integrierter Schaltkreise haben es ökonomisch machbar gemacht, die Vorteile sowohl von ECL- als auch CMOS-Technik in einer einzigen Schaltkreisstruktur zu erhalten. Demgemäß werden in einer Vielzahl von Hochdichte-Schaltkreisanordnungen BiCMOS-Strukturen hoher Güte verwendet, beispielsweise in statischen Random-Speichern (SRAM). Siehe beispielsweise R.A. Kertis et al. "A 12-ns ECL I/O 256K x 1-bit SRAM Using a 1-um BiCMOS Technology", IEEE Journal of Solid-State Circuits, Band 23, Nr. 5, Oktober 1988.
• In einer typischen BiCMOS-SRAM-Chip-Konfiguration ist die CMOS -nach Niederspannungspegel-Ubersetzung inhärent in der Struktur der Speicherzellenschaltkreises. Die Transistoren in den Speicherzellen erzeugen Ausgangspegel, die niedriger liegen als jene, die erforderlich sind für ECL-Betrieb. Wie von Kertis et al. beschrieben, werden bipolare Leseverstärker verwendet, um die Niederpegelausgangsspannung zu erkennen und sie auf ECL-Pegel zu verstärken.
• US-A-4,704,549 und US-A-4,890,019 offenbaren weitere CMOS-ECL-Umsetzer. US-A-4,833,988 offenbart einen Pegelumsetzer für komplementäre Eingangssignale.
• Es ist das Ziel der vorliegenden Erfindung, einen Ausgangspuffer zu schaffen, in dem die Anstiegszeit, die erforderlich ist für den Ausgang, um von den niedrigen ECL-Spannungspegel auf den hohen ECL-Spannungspegel überzugehen, verkürzt wird. Dies Ziel wird erreicht gemäß der vorliegenden Erfindung durch die Kombination von Merkmalen, die im Patentanspruch 1 wiedergegeben ist, dessen Präambel in breitgefaßten Ausdrücken die Merkmale eines Pegelumsetzers definiert.
• Die vorliegende Erfindung, wie in Anspruch 1 definiert, schafft eine Ausgangspufferschaltung, welche CMOS-Logikpegel auf ECL-Logikpegel umsetzt. Der Ausgangspufferschaltkreis umfaßt Mittel für das Etablieren von ECL-Hochspannungspegel- und ECL-Niederspannungspegelsignalen und einen Schalter, der auf den Status der komplementären CMOS-Eingangssignale anspricht für selektives Bereitstellen eines der ECL-Signale an seinem Ausgang.
• Der Schalter umfaßt einen Satz von vier P-Kanal-MOS-Transistoren (PMOS). Zwei der PMOS-Schalter verbinden das ECL-Niederpegelsignal mit dem Ausgang, wenn ein erster CMOS-Eingang niedrigliegt. Wenn der erste CMOS-Eingang hochgeht und demgemäß der zweite CMOS-Eingang heruntergeht, schaltet das erste Paar von PMOS-Schaltern aus und ein zweites Paar von PMOS-Schaltern schaltet durch, womit das ECL-Hochpegelsignal an den Ausgang gelegt wird. Ein zusätzlicher Bipolartransistor ist in dem Schalter enthalten zur Unterstützung der PMOS-Schalter beim Hochziehen des Ausgangs von dem niederen Zustand auf den hohen Zustand, was zu schnelleren Anstiegszeiten führt.
• Ein besseres Verständnis der Merkmale und Vorteile der vorliegenden Erfindung erhält man unter Bezugnahme auf die folgende detaillierte Beschreibung der Erfindung und die begleitenden Zeichnungen, die eine illustrative Ausführungsform wiedergeben, in der die Prinzipien der Erfindung verwendet werden.
• Fig. 1 ist ein Blockdiagramm zur Illustration einer Ausgangspufferschaltung gemäß der vorliegenden Erfindung.
• Fig. 2 ist ein schematisches Diagramm zur Illustration einer Augangspufferschaltung gemäß der vorliegenden Erfindung.
• Fig. 1 zeigt ein einfaches Blockdiagramm einer Ausgangspufferschaltung 10 für das Umsetzen komplementärer CMOS-Pegeleingangssignale (IN und ) auf ein ECL-Pegelausgangssignal (ECL). Die Ausgangspufferschaltung 10 umfaßt einen ECL-Hochspannungsgenerator 12 für das Erzeugen eines hochliegenden ECL-Spannungspegelsignals (VOH) und einen ECL-Niederspannungsgenerator 14 für das Erzeugen eines ECL-Niederspannungspegelsignals (VOL). Ein Schalter 16 liefert selektiv entweder das ECL Hochspannungspegelsignal (VOH) oder das ECL-Niederspannungspegelsignal (VOL) als das ECL-Pegelausgangssignal (ECL), abhängig von dem Logikzustand der komplementären CMOS-Pegeleingangssignale IN und . (In der Ausführungsform der Fig. 2 der Erfindung, unten beschrieben, gibt es eine 1 VBE-Spannungsverschiebung zwischen den ECL-Hoch-(VOH)/ECL-Niedrig(VOL)-Knoten und dem ECL-Pegelausgangssignal. Die Ausgangspufferschaltung 10, dargestellt in Fig. 1, umfaßt außerdem eine Eingangsverstärkerstufe 18 für die Verstärkung des ECL-Pegelausgangssignals (ECL) und liefert den Ausgang der Schaltung 10 (ECL OUT).
• Fig. 2 zeigt ein schematisches Diagramm einer Ausgangspufferschaltung 10 gemäß der vorliegenden Erfindung.
• Die in Fig. 2 dargestellte Schaltung 10 umfaßt npn-Transistor Q2, dessen Basis vorgespannt ist auf eine ECL-Hochpegelspannung durch die Kombination von npn-Transistor Q3 und 1 kΩ Widerstand R6. Die Basis des Transistors Q3 wird vorgespannt durch die ECL-Hochpegelspannung an Knoten VOH, welche durch den Spannungsabfall in der Spannung von Vcc (an Masse liegend auf Platinenpegel) über 236 Ω Widerstand R2 entwikkelt wird. Dies ist zweckmäßig, da die Spannung am Knoten VOH temperaturkompensiert wird auf 100 K ECL-Pegel durch die Kominbination von diodengeschaltetem npn-Transistor Q1 und 150 Ω Widerstand R5 derart, daß bei höheren Temperaturen der Transistor Q1 mehr leitet und bei niedrigeren Temperatur der Transistor Q1 weniger leitet.
• Die ECL-Niederpegelspannung am Knoten VOL wird entwickelt durch den Spannungsabfall von Vcc (Masse auf Platinenpegel) durch Widerstand R1 und den Strom durch Transistor Q2.
• Eine übliche Temperatur-(etwa 0-85ºC) und Versorgungs-(-4,5 bis -5,2 V) invariable Spannungsreferenz Vbg wird verwendet, um einen Strom durch Transistoren Q4 und Q4A abzuleiten und deren jeweilige 200 Ω Widerstände R4 bzw. R4A. Die Leistungsversorgungsspannung Vee ist die negativste Referenz in der Schaltung, üblicherweise etwa -4,5 bis -5,2 V. Die Spannungsreferenz V ist konstant als Funktion der Spannung und Temperatur und wird auf 1,26 V oberhalb Vee eingestellt.
• Es versteht sich für Fachleute, daß die Spannungen an Knoten VOH und VOL 1 VBE dichter an Vcc liegen als die hochliegende bzw. tiefliegende Ausgangsspannung ECL.
• Gemäß der vorliegenden Erfindung dienen vier PMOS-Transistoren P1 als P4 als Schalter zum Durchschalten des richtigen ECL-Pegels, d.h. VOH oder VOL, zu der Ausgangsschaltung, basierend auf dem Status der komplementären Eingangssignale IN und .
• Da die Eingänge IN und IN komplementär sind, ist nur einer von ihnen "ein" zu irgendeinem eingeschwungenen Zeitpunkt. Während des Uberganges von einem Logikzustand zum anderen werden die Schalter P3 und P4 in gegenseitigem "Ein"-Zustand von variabler Konduktivität geschaltet, abhängig von den Treiberpegeln IN und und dem Pegel am Knoten B. Der Ausgangsstrompegel am Knoten B wird geliefert von einem der Schalter P3 oder P4 auf dem Pegel, etabliert durch Spannung VOL (von P3) oder Spannung VOH (vom P4), wie oben erzeugt, und angefordert durch die Emitterlast, reduziert um die Stromverstärkung der Ausgangsverstärkerstufentransistoren Q10 bis Q13 (unten beschrieben). Mit etwa gleichen Anstiegs- und Abfallzeiten der komplementären Eingänge IN und IN ist die selbsterzeugte kapazitive Kopplung Cgs, Cgd von MOSFET-Schalter bis P1-P4 etwa gleich, womit unerwünschte Ubergangsausgangspegel eliminiert werden.
• Das Netzwerk einschließlich des npn-Transistors Q0 und PMOS- Tranistoren P1 und P2 wird verwendet, um die Reaktion der Ausgangsansteuerung zum hochliegenden Zustand zu verbessern. Anfänglich, d.h. IN und = 1 (worin 1 = Vcc und 0 = Vee ) sind die Schalter P2 und P4 ein, Transistor Q0 ist aus, und Knoten B ist verbunden mit dem VOL-Pegel über Schalter P4. Die Änderung des Zustandes der Eingangspegel (IN = 1 und = 0) resultiert in dem Einschalten der Schalter P1 und P3 und Ausschalten der Schalter P2 und P4. Die Basis/Emitter-Ansteuerung des Transistors Q0 beträgt deshalb etwa einen Diodenabfall (VBE). Dies unterstützt das Schalten des Transistors P3, um den Knoten B auf den VOH- Pegel zu bringen. Da der Kollektostrom des Transistors Q0 exponentiell abhängt von der Spannung VBE, welche die Differenz zwischen Knoten 1 und Knoten B ist, schaltet der Transistor Q0 ab, wenn der Knoten B in Richtung des VOH-Pegels tendiert. Demgemäß dient das Netzwerk der Transistoren Q0, P1 und P2 dazu, die Anstiegszeit nur in dem anfänglichen Ubergang des Knoten B von VOL nach VOH zu unterstützen. Im eingeschwungenen Zustand ist der Transistor Q0 aus.
• Für den Hoch-nach-Niedrig-Zustandsübergang wird das Netzwerk der Transisotren Q0, P1 und P2, das oben beschrieben wurde, ausgeschaltet, und der Schalter P4 wird eingeschaltet. Der Transistor Q2 führt Strom von ECL-Niederzustand VOL über Schalter P4 ab, verbunden mit der Basis der Ausgangsverstärkerstufe Q10-Q13.
• Die Ausgangsverstärkerstufenschaltung besteht aus npn-Transistoren Q0 bis Q13 in einer Emitter-Folger-Schaltung, was ein Ausgangssignal am Knoten Q ergibt, das für ECL-Last geeignet ist.
• Die oben beschriebene Ausgangspufferschaltung verwendet etwa denselben Leistungsumsatz, wie er in einem Standard-ECL-Stromschalter und Emitter-Folger in Kombination verbraucht würde.
• Da die Spannungsreferenz Vbg nicht lokal erzeugt wird, ist ein Referenzgenerator erforderlich. Die Ausgangspegel sind ähnlich einem Standard ECL-Gatter, doch wird eine zusätzliche Steuerung geschaffen, die den Widerstand R1 nicht gleich Widerstand R2 machen muß, wie das für symmetrisches Schalten in Standard-ECL-Schaltkreisen erforderlich wäre. Demgemäß kann der Widerstand R1 lokal eingestellt werden, d.h. auf dem Chip für jede Ausgangspufferposition zum Steuern der Niederpegeispannung VOL des ECL. Der Widerstand R2 wird in ähnlicher Weise verwendet zum Erzielen einer Einstellung des hochliegenden ECL-Spannungspegels VOH.
• Die Transistoren P5 und P6 dienen der Übergangsfilterung und der Rauschunterdrückung.
• Die Dioden D1 und D2 sind Ausgangsschutz-Dioden gegen elektrostatische Entladung.
• Es versteht sich, daß die Erfindung nicht auf die Einzelheiten der oben beschriebenen Ausführungsform beschrankt sein soll, sondern stattdessen durch die begleitenden Ansprüche definiert wird.

Claims (2)

1. Eine Ausgangspufferschaltung (10) für das Umsetzen erster und zweiter komplementärer CMOS-Pegeleingangssignale in ein ECL-Pegelausgangssignal (Q), welche Schaltung umfaßt:

(a) erste ECL-Mittel (12) zum Erzeugen eines ECL-Hochpegelspannungssignals;

(b) zweite ECL-Mittel (14) fiir das Erzeugen eines ECL-Niederpegelspannungssignals; und

(c) Schaltermittel (16), die auf den Logikzustand der ersten und zweiten komplemetären CMOS-Pegeleingangssignale reagieren zum Bereitstellen des ECL-Hochpegelspannungssignals bzw. des ECL-Niederpegelspannungssignals als ECL-Pegelausgangssignal, gekennzeichnet durch:

(a) einen npn-Transistor (Q0), dessen Emitter mit einem ECL- Pegelausgang (B) verbunden ist;

b) einen ersten PMOS-Transistor (P4), der mit seinem Gate für den Empfang des ersten komplementären CMOS-Pegeleingangssignals ( ) angeschlossen ist, mit seinem Drain zum Empfang des ECL-Niederpegelspannungssignals (VOL) angeschlossen ist und mit seiner Source an den Ausgang angeschlossen ist, derart, daß der erste PMOS-Transistor einschaltet, wenn das erste komplementäre CMOS-Pegeleingangssignal niedrig liegt, wodurch wirksam die ECL-Niederpegelspannung auf den Ausgang geschaltet wird;

(c) einen zweiten PMOS-Transistor (P3), der mit seinem Gate zum Empfang des zweiten komplementären CMOS-Pegeleingangssignals (IN) angeschlossen ist, mit seiner Source angeschlossen ist zum Empfang der ECL-Hochpegelspannung (VOH) und mit seinem Drain an den Ausgang angeschlossen ist, derart, daß der zweite PMOS-Transistor einschaltet, wenn das zweite komplementäre CMOS-Pegeleingangssignal auf niedrig geht, wodurch wirksam die ECL-Hochpegelspannung auf den Ausgang geschaltet wird;

(d) einen dritten PMOS-Transistor (P2), der mit seinem Gate angeschlossen ist zum Empfang des ersten komplementären CMOS-Pegeleingangssignals, mit seinem Drain angeschlossen ist an den Ausgang und mit seiner Source angeschlossen ist an die Basis des npn-Transistors derart, daß der dritte PMOS-Transistor einschaltet, wenn das erste komplementäre CMOS-Pegeleingangssignal niedrig ist, wodurch der npn-Transistor am Leiten gehindert wird;

(e) einen vierten PMOS-Transistor (P1), der mit seinem Gate zum Empfang des zweiten komplementären CMOS-Pegeleingangssignals (IN) angeschlossen ist, mit seinem Drain mit der Basis des npn-Transistors verbunden ist und mit seiner Source gemeinsam verbunden ist mit sowohl dem Kollektor des npn-Transistors als auch mit einer ersten Referenzspannung (VCCO) derart, daß der vierte PMOS-Transistor einschaltet, wenn das zweite komplementäre CMOS-Pegeleingangssignal auf niedrig geht, derart, daß der npn-Transistor leitet und die Anstiegszeit verkürzt, die erforderlich ist, daß der Ausgang von der ECL-Niederpegelspannung auf die ECL-Hochpegelspannung übergeht.

2. Ein Ausgangspufferschaltkreis nach Anspruch 1 und ferner umfassend eine Ausgangsverstärkungsstufe (18), verbunden mit dem Ausgang (B) und ansprechend auf den Ausgang des Schaltermittels zum Bewirken von Verstärkung des ECL-Pegelausgangssignals.