DE69123302T2

DE69123302T2 - Verbesserungen in oder in Beziehung zu integrierten Schaltungen

Info

Publication number: DE69123302T2
Application number: DE69123302T
Authority: DE
Inventors: Dan R Cline; Narasimhan Iyengar; Wah Kit Loh; Hugh P Mcadams; Donald J Redwine
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1990-07-31
Filing date: 1991-07-31
Publication date: 1997-05-07
Anticipated expiration: 2011-08-01
Also published as: US5220534A; JPH06150650A; JP3355571B2; EP0469587B1; EP0469587A3; DE69123302D1; EP0469587A2

Description

Diese Erfindung bezieht sich auf integrierte schaltungen und insbesondere auf integrierte Schaltungsvorrichtungen, die auf einem Halbleitersubstrat ausgebildet sind, z. B. Speichervorrichtungen wie etwa dynamische Schreib/Lese-Speicher, die Substrat-Vorspannungsgeneratoren besitzen, wie im Oberbegriff des Anspruches 1 angegeben ist und z. B. aus der GB-A-2 111 336 bekannt ist.
Die Entwicklung von höchstintegrierten (VLSI) Halbleiterschaltungsvorrichtungen des dynamischen Schreib/Lese-Speicher-Typs (DRAM) ist allgemein bekannt. Über die Jahre hinweg ist die Industrie stetig von DRAMs des 16k-Typs (wie in dem an Rao (wie in dem an McElroy erteilten US-Patent 4,658,377 gezeigt) fortgeschritten und ist nun zu DRAMs des 4M8-Typs fortgeschritten. Die nächste Generation von DRAMs, die zur Produktion ansteht, ist ein 16MB-DRAM, in dem mehr als 16 Millionen Speicherzellen und die zugehörige Schaltung auf einem einzelnen Speicherchip integriert sind.
Beim Entwurf von VLSI-Halbleiterspeichervorrichtungen des 16MB-DRAM-Typs sind die Entwickler derzeit mit zahlreichen Herausforderungen konfrontiert.
Ein Aspekt ist z. B. die Geschwindigkeit. Es ist bekannt, daß die Leistung einer integrierten Schaltungsvorrichtung verbessert werden kann, indem das Halbleitersubstrat, auf dem die Schaltung ausgebildet ist, mit einer Vorspannung beaufschlagt wird. Für ein Beispiel einer Anwendung einer solchen Vorspannung auf dem Gebiet der DRAMs kann auf das US-Patent 4,825,142 Bezug genommen werden.
Ein weiterer Aspekt ist der Leistungsverbrauch der Vorrichtung, weshalb es eine Aufgabe der vorliegenden Erfindung ist, eine verbesserte Schaltung zu schaffen zum Anlegen einer Substratvorspannung ohne übermäßigen Leistungsverbrauch, insbesondere wenn sich die Vorrichtung in einem Bereitschaftsmodus befindet, d. h. in einem Bereich ohne oder mit verringerter Vorrichtungsaktivität.
Die JP-A-12 76 486 offenbart ferner einen Substratvorspannungsgenerator, der aus zwei Vorspannungsgeneratoren zusammengesetzt ist. Der erste Vorspannungsgenerator (10) wird während des Bereitschaftsmodus betrieben und während des aktiven Modus angehalten, während der zweite Vorspannungsgenerator (20) während des Bereitschaftsmodus angehalten wird und während des aktiven Modus betrieben wird, bis die Substratvorspannung einen vorgeschriebenen Wert erreicht.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird eine integrierte Schaltungsvorrichtung verwirklicht, wie sie in Anspruch 1 angegeben ist. Sie ist auf einem Halbleitersubstrat ausgebildet und besitzt eine Schaltung zum Anlegen einer Vorspannung an das Substrat, wobei die Schaltung enthält:
einen ersten Vorspannungsgenerator, der die Substratvorspannung in einem Bereitschaftsmodus der integrierten Schaltungsvorrichtung erzeugt,
einen zweiten Vorspannungsgenerator, der die Substratvorspannung in einem aktiven Modus der integrierten Schaltungsvorrichtung erzeugt, und
einen dritten Vorspannungsgenerator, der die Substratvorspannung im aktiven Modus der integrierten Schaltungsvorrichtung und nur dann erzeugt, wenn der Substratspannungspegel unter einen im voraus festgelegten Pegel fällt. Vorteilhaft kann die Schaltung so eingestellt werden, daß sie eine Vorspannung für das Substrat erzeugt, die kleiner als ein Pegel ist, der die Schwellenspannung Vt der Transistoren der integrierten Schaltungsvorrichtung ungünstig erhöht, und die dennoch ausreicht, um Zonenübergangskriechströme zu vermeiden. Wenn das Substrat ein p-Typ-Substrat ist, kann die Schaltung einen Vorspannungspegel von ungefähr -2 V erzeugen.
In einer bevorzugten Ausführungsform einer integrierten Schaltungsvorrichtung gemäß der vorliegenden Erfindung ist der erste Vorspannungsgenerator so beschaffen, daß er beim Einschalten der Vorrichtung aktiviert wird und so lange aktiv bleibt, bis die Stromzufuhr der Vorrichtung abgeschaltet wird. Vorzugsweise enthält wenigstens einer der Vorspannungsgeneratoren einen Oszillator und eine Pumpe, wobei vorzugsweise der erste Vorspannungsgenerator einen Oszillator und eine Pumpe enthalten kann, die so beschaffen sind, daß sie kontinuierlich laufen, wenn der Vorrichtung Strom zugeführt wird. Ein Vorspannungsgenerator enthält vorzugsweise eine Oszillatortreibereinrichtung, um eine Rechteckwelle zu erzeugen, die vorteilhaft mehrere Stufen enthält, wovon jede nacheinander den Wellengradienten der Rechteckwelle steiler macht.
Der Oszillator kann mehrere Inverter enthalten, um die Rechteckwellensignale zu erzeugen.
Eine alternative bevorzugte Ausführungsform einer integrierten Schaltungsvorrichtung gemäß der vorliegenden Erfindung enthält einen dynamischen Speicher, wobei der Oszillator und die Pumpe des zweiten Vorspannungsgenerators eine Substratvorspannung erzeugen, wenn das RAS-Steuereingangssignal des Speichers zum aktiven Niedrigpegel wechselt.
In einer weiteren bevorzugten Ausführungsform einer integrierten Schaltungsvorrichtung gemäß der vorliegenden Erfindung besitzt der Oszillator des ersten Vorspannungsgenerators eine relativ geringe Leistung, während der Oszillator des zweiten Vorspannungsgenerators eine relativ hohe Leistung besitzt.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Steuern des Spannungspegels eines Substrats geschaffen, auf dem eine integrierte Schaltungsvorrichtung ausgebildet ist, wie im Anspruch 13 angegeben ist. Es enthält die Schritte:
Erzeugen eines Oszillators und einer Pumpe mit geringer Leistung, um in einem Bereitschaftsmodus der Vorrichtung eine Substratvorspannung zu erzeugen;
Erzeugen eines Oszillators und einer Pumpe mit hoher Leistung, um in einem aktiven Modus der Vorrichtung die Substratvorspannung zu erzeugen; und
Erzeugen eines Spannungserhöhungsoszillators und einer Spannungserhöhungspumpe, um die Substratvorspannung zu erzeugen, wenn sich die Vorrichtung im aktiven Modus befindet und nur dann, wenn der Substratspannungspegel größer als ein im voraus festgelegter Pegel ist. Das Verfahren kann ferner den Schritt des Einstellens der Vorspannung des Substrats auf eine Vorspannung enthalten, die niedriger ist als ein Pegel, der die Schwellenspannung Vt der Transistoren der integrierten Schaltungsvorrichtung ungünstig erhöht, und die einen ausreichend hohen Pegel besitzt, um Zonenübergangskriechströme zu vermeiden.
Als Teil dieser Anmeldung wird eine beispielhafte Schaltung zum Erzeugen einer Vorspannung für das Substrat einer dynamischen Speichervorrichtung mit auf einem Halbleitersubstrat ausgebildeter Speichermatrix und Peripherieschaltung offenbart. Die Schaltung enthält eine Pumpe und einen Oszillator geringer Leistung, um in einem Speicherbereitschaftsmodus eine Vorspannung zu erzeugen. Eine Pumpe und ein Oszillator hoher Leistung ist vorgesehen, um eine Substratvorspannung zu erzeugen, wenn der Speicher aktiv ist. Ferner sind ein Spannungserhöhungsoszillator und eine Spannungserhöhungspumpe vorgesehen zum Erzeugen einer Substratvorspannung, wenn der Speicher aktiv ist und wenn der Substratvorspannungspegel größer ist als ein vorgegebener Pegel. Ferner wird ein Verfahren offenbart zum Steuern des Spannungspegels des Substrats, auf dem eine dynamische Speichervorrichtung ausgebildet ist.
Die Aufgaben, Vorteile und Merkmale der Erfindung werden durchschnittlichen Fachleuten deutlich beim Lesen der folgenden Beschreibung von Ausführungsformen der Erfindung, die zusammen mit den beigefügten zeichnungen lediglich beispielhaft angegeben sind.
In den Zeichnungen:
ist Fig. 1 eine Zeichnung der Blocksystemebene, die einen Chip eines dynamischen 16 MB-Schreib/Lese-Speichers zeigt, der eine Ausführungsform der Erfindung enthält,
ist Fig. 2 eine Draufsicht, die die Anschlußstiftzuweisungen des in einem Gehäuse eingebauten Speicherchips zeigt,
ist Fig. 3 eine dreidimensionale Ansicht des in einem Gehäuse eingebauten Speicherchips, bei dem das umschließende Material durchsichtig ist,
ist Fig. 4 eine Zusammenfügungsansicht der Fig. 3,
ist Fig. 5 eine Querschnittsansicht der Fig. 3,
ist Fig. 6 eine Draufsicht, die die Bondflächen-zuweisungen des Speicherchips zeigt,
ist Fig. 7 eine Draufsicht, die einen Abschnitt der Speichermatrix zeigt,
ist Fig. 8 eine Querschnittsansicht eines Abschnitts der Speichermatrix,
ist Fig. 9 eine Seitenansicht der Querschnittsansicht der Fig. 8,
ist Fig. 10 ein allgemeines Flußdiagramm der Substratvorspan nung VBB.
ist Fig. 11 eine allgemeine Anordnungsdarstellung der Stromversorgungs/Treiber- und Vorspannungselemente der Schaltung TLCCALL.
zeigt Fig. 12 die Oszillatorschaltung geringer Leistung LPOSC.
zeigt Fig. 13 die VBB-Pumpenschaltung geringer Leistung VBBLPP.
zeigt Fig. 14 die Pumpenschaltung hoher Leistung HPOSC.
zeigt Fig. 15 die VBB-Pumpenschaltung hoher Leistung VBBHPP.
zeigt Fig. 16 die Einschalt- Spannungserhöhungsoszillatorschaltung BOSC.
zeigt Fig. 17 die VBB-Spannungserhöhungspumpenschaltung VBBPB.
zeigt Fig. 18 die VBB-Detektorschaltung VBBDET, und
zeigt Fig. 19 die RCL-Schaltung.
ANHANG I zeigt die Substrat-Charakterisierungsdaten.
Die Substratpumpen-charakterisierungsdaten zeigen den Zeitablauf und die Leistung bei der Herstellung der Substratpumpenschaltungen.
Im folgenden werden eine beispielhafte Ausführungsform der Erfindung und ein Speicherchip beschrieben, der die Erfindung enthält.
Fig. 1 zeigt einen 16-Megabit-Dynamik-Schreib/Lese- Speicherchip, der als 16 MB-DRAM bezeichnet wird. Die Chipabmessungen betragen ungefähr 8,255 mm 16,764 mm. Der Chip ist in vier Speichermatrixquadranten aufgeteilt. Jeder Speichermatrixquadrant enthält 4 Megabits. Ein 4 MB-Speichermatrixquadrant enthält 16 Speicherblöcke. Jeder Speicherblock enthält 256 Kilobits. Die Spaltendecodierer liegen längs der vertikalen Achse des Chips neben ihren entsprechenden Speichermatrixquadranten. Die Zeilendecodierer liegen längs der horizontalen Achse des Chips neben ihren entsprechenden Speichermatrixquadranten. Die Peripherieschaltungen, die solche Vorrichtungen wie z. B. die Eingangs- und Ausgangspuffer und die Zeitablauf- und Steuerschaltungen enthalten, sind zentral sowohl längs der horizontalen als auch der vertikalen Achsen des Chips angeordnet. Die Bondflächen sind zentral längs der horizontalen Achse des Chips angeordnet.
Fig. 2 ist eine Draufsicht, die die Gehäuse-Anschlußstiftbelegung der Vorrichtung zeigt. Der Chip ist zentral gebondet und in einem dünnen Kunststoffgehäuse des J-Typs mit kleinem Umriß eingeschlossen. Neben anderen Merkmalen ist der DRAM entweder als X1- oder als X4-Vorrichtung bond-programmierbar. Es sind die Anschlußstiftzuweisungen sowohl für die X1- als auch die X4-Betriebsart dargestellt.
Fig. 3 ist eine dreidimensionale Ansicht des eingeschlossenen Chips, wobei der einschließende Kunststoff durchsichtig ist. Die gezeigten Anschlußstiftzuweisungen entsprechen der X4- Option. Das TSOJ-Gehäuse ist vom Typ mit Zuführung über dem Chip und mit zentraler Kontaktierung (LOCCB). Im Grunde liegt der Chip unterhalb der Zuführungsfinger. Ein Polyamid-Band befestigt den Chip an den Zuführungsfingern. Von den Zuführungsfingern zu den zentralen Bondflächen des Chips sind Golddrähte gebondet.
Fig. 4 ist eine Zusammenfügungsansicht des Einbauprinzips in ein Gehäuse und Fig. 5 ist eine Querschnittsansicht der in einem Gehäuse eingebauten Vorrichtung.
Fig. 6 ist ein Schaubild, das die Namen und die Reihenfolgen der Bondflächen zeigt. Es sind die Sequenz sowohl für die X1- als auch für die X4-Option dargestellt. EXT BLR ist eine Fläche, die nur für innerhalb des Gehäuses vorgesehen ist. Die Klammern, wie z. B. diejenigen für die Bondflächen 4 und 25, zeigen, daß es sich um eine Bondflächenoption handelt.
Es folgen die allgemeinen Eigenschaften der 16 MB-DRAM- Vorrichtung der Fig. 1. Die Vorrichtung empfängt eine externe Spannung VDD von typischerweise 5 V. Eine interne On-Chip- Spannungsregelung versorgt die Speichermatrizen mit 3,3 V und die Peripherieschaltungen mit 4,0 V, um Leistungsverbrauch und Kanal-Hot-Carrier-Effekte zu verringern. Das Substrat ist mit einer Vorspannung von -2 V beaufschlagt. Die Organisation ist bond-programmierbar X1/X4. Die X1- oder X4-Option kann während der Herstellung gewählt werden, indem für eine X1-Vorrichtung zwischen der Bondfläche 25 (Fig. 6) und Vss ein Bonddraht eingesetzt wird, während der Bonddraht für eine X4-Vorrichtung weggelassen wird. Die resultierenden Anschlußstiftbelegungen für die zehn Optionen sind in Fig. 2 gezeigt. Der Bonddraht kann zwischen der Fläche 25 und dem Vss-Bus 3 des Zuführungsrahmens verlaufen (Fig. 3).
Der fortgeschrittene Seitenmodus ist eine bevorzugte Option mit einer metallmasken-programmierbaren Option für eine Schreiben-Pro-Bit-Operation (Datenmaske).
Die bevorzugte Option für das Auffrischungsschema sind 4096 Zyklen mit 64 ms. Der DRAM ist jedoch für eine Auffrischung mit 2048 Zyklen bond-programmierbar. Die Optionsauswahl kann in einer Weise analog zu derjenigen bewerkstelligt werden, die für die X1- oder X4-Optionsauswahl verwendet wird. Die relevante Bondfläche ist 4, die für die 2k-Auffrischung an Vss gebondet wird, während ansonsten die 4k-Auffrischungsoption ausgeführt wird.
Der DRAM besitzt zahlreiche Entwurfstest-Eigenschaften. Der Testmoduseingang 1 führt über WCBR ohne Adreßschlüssel für einen 16X-Intern-Paralleltest mit Modusdatenvergleich. Der Testmoduseingang 2 ist WCBR mit Überspannung und anschließend Nur-Adreßschlüssel (8 V an A11). Der Austritt aus dem Testmodus findet nach irgendeinem Auffrischungszyklus statt (CBR oder Nur-RAS). Der Testmoduseingang 1 ist der Industrienorm-16X-Paralleltest. Dieser Test ist demjenigen ähnlich, der bei den 1MB- und 4MB-DRAMs verwendet wird, mit der Ausnahme daß anstelle von 8 Bits gleichzeitig 16 Bits verglichen werden. Die gültigen Adreßschlüssel sind A0, A1, A2 und A6. Der Testeingang 2 enthält zahlreiche Tests. Es gibt einen 32X- Paralleltest mit Datenvergleich und einen 16X-Paralleltest mit Datenvergleich. Für die unterschiedlichen Paralleltests werden unterschiedliche Hexadezimaladressen angelegt. Ein Speicherzellen-Belastungstest und ein VDD-Abstandstest erlauben eine Verbindung der externen Spannung VDD mit den internen Vorrichtungsversorgungsleitungen VARY und VPERI über die P-Kanal- Vorrichtungen. Andere Tests enthalten einen Redundanzsignaturtest, einen Zeilenredundanz-Rollaufruftest, einen Spaltenredundanz-Rollaufruftest, einen Zeilentransfertest, einen Wortleitungs-Leckdetektionstest, Gleichzeitig-Lösch-Testmodi und eine Rücksetzung in den normalen Modus. Der DRAM enthält ferner ein Testbewertungsverfahren, das anzeigt, wenn er in einem Testmodus verblieben ist.
Obwohl in Fig. 1 der Klarheit wegen nicht gezeigt, enthält der DRAM Redundanzmerkmale für eine Fehlerbeseitigung. Er besitzt vier redundante Zeilen pro 256k-Speicherblock. Alle vier können gleichzeitig verwendet werden. Es gibt drei Decodierer pro redundanter Zeile und elf Zeilenadressen pro redundantem Zeilendecodierer. Es werden Sicherungen für die Zeilenredundanz verwendet, wobei im Durchschnitt für eine einzelne Reparatur zehn Sicherungen zerstört werden. Die Zeilenredundanz verwendet ein zweistufiges programmierbares Konzept, um eine Reparatur effizienter durchführen zu können. Es gibt zwölf redundante Spalten pro Quadrant und vier Decodierer pro redundanter Spalte. Es gibt acht Spaltenadressen und drei Zeilenadressen pro Decodierer. Die gesamte Sicherungszahl für eine Spaltenreparatur beträgt im Durchschnitt zehn zerstörte Sicherungen für eine einzelne Reparatur. Die Spaltenredundanz besitzt ebenfalls eine zweistufige programmierbare Eigenschaft für eine effizienter durchführbare Reparatur.
Fig. 7 ist eine Draufsicht auf das Kondensatorzellenlayout. Die Bitleitungen sind Poly-3-(TiSi&sub2;)-Polycide. Es wird keine Bitleitungsreferenz verwendet, wobei die Bitleitungen für eine Störunempfindlichkeit dreifach verdrillt sind. Die Versorgungsleitungsspannung beträgt ungefähr 3,3 V. Die Wortleitungen sind segmentiertes Poly-2. Sie sind nach jeweils 64 Bits mit Metall 2 verbunden. Die Speicherzellen sind vom Typ des modifizierten Kanalkondensators und können mittels eines Prozesses ausgebildet werden, wie er z. B. im US-Patent 5,017,506 und in der EP-A-0410288 offenbart ist.
Geeignete alternative Speicherzellen des Typs des gestapelten Kanals sind im US-Patent 4,978,634 offenbart.
In Fig. 7 enthalten die Abmessungen eine 1,6 µm-Bitleitungsteilung mal einer 3,0 µm-Doppelwortleitungsteilung, wobei mit einer 0,6-Mikrometer-Technologie eine Zellengröße von ungefähr 4,8 µm² erhalten wird. Die Kanalöffnung beträgt ungefähr 1,1 µm, während die Kanaltiefe ungefähr 6,0 µm beträgt. Das Dielektrikum besteht aus Nitrid/Oxid mit einer Dicke von ungefähr 65 A. Es wird eine Feldplattenisolation verwendet. Die Transistoren besitzen ein dünnes Gate-Oxid. Fig. 8 ist eine Querschnittsansicht der modifizierten Kanalkondensatorzelle, während Fig. 9 eine Seitenansicht der Kanalkondensatorzelle ist.
In dieser Ausführungsform der Erfindung wird ein 16 M-DRAM (16 Meg) auf einem p-Typ-Substrat ausgebildet. Zur Leistungssteigerung muß das Substrat zusätzlich auf einen negativen Pegel vorgespannt werden. Hierdurch wird eine Vorwärtsvorspannung von Übergängen verhindert, wodurch das Fließen von Minoritätsträgern verhindert wird, wobei die Übergangskapazität der P-Substrat-Transistoren verringert wird. Jedoch kann es nicht auf einen zu großen negativen Wert vorgespannt werden, da dies ferner die Schwellenspannung (Vt) der Transistoren erhöht. Der optimal gewählte Vorspannungspegel beträgt -2 V.
Zum Vorspannen des Substrats verwendet der 16Meg drei Sätze von Oszillatoren und Pumpen. Dies sind:
a. Oszillator und Pumpe geringer Leistung LPOSC & VBBLPP.
b. Oszillator und Pumpe hoher Leistung HPOSC & VBBHPP.
c. Spannungserhöhungsoszillator und -pumpe BOSC & VBBPB.
Diese Oszillatoren und Pumpen werden unterschiedlich aktiviert. Zuerst LPOSC und VBBLPP. Dieser Satz mit geringer Leistung dient als Substratvorspannungsversorgung im Bereitschaftsmodus. Er wird daher beim Einschalten aktiviert und bleibt aktiv, bis die Stromversorgung der Vorrichtung abgeschaltet wird.
Als nächstes HPOSC und VBBHPP. Diese sind ferner als Aktivitätsoszillator und Aktivitätspumpe bekannt. Wie die Namen andeuten, werden sie nur dann aktiviert, wenn eine Aktivität vorliegt, d. h. wenn RAS auf den aktiven Niedrigpegel wechselt, wie z. B. während eines Seitenmodus. Dies dient zur Unterstützung der ersten Pumpe VBBLPP, um den VBB-Pegel während des aktiven Zyklus zu erhalten.
Zuletzt BOSC und VBBPB. Diese bewirken beim Einschalten ein schnelles Aufladen von VBB auf den erforderlichen Pegel. Zusätzlich wirken sie als eine Notfallpumpe, da sie immer dann aktiviert werden, wenn der VBB-Pegel positiver ist als -1 V. Unter normalen Betriebsbedingungen sind BOSC und VBBPB ausgeschaltet.
Während des Einschaltens der Vorrichtung wird VBB auf seinen Pegel von -2,0 V gepumpt; da während dieser Zeitspanne VPERI (die Stromversorgung für die Schaltungen, die auf die DRAM- Zellenmatrix zugreifen) aufgebaut wird, nimmt RID Hochpegel an und setzt alle R/S-Zwischenspeicher in der Steuerlogik zurück. Dies stellt einen bekannten Startpunkt für die Steuerlogik ein. Während VBB nach unten gepumpt wird, wird sie ferner von der VBBDET-Schaltung überwacht, wobei bei Erreichen des erforderlichen Pegels von der VBBDET-Schaltung ein Signal VBS_ erzeugt wird, das RID zurücksetzt Dies gibt die Steuerzwischenspeicher frei und schließt die Grund-Einschaltsequenz ab, wodurch die Vorrichtung freigegeben wird, um irgendeinen ihrer normalen Speicherzyklen einzuleiten.
In den VBB-Schaltungen befindet sich eine Prüffläche EXTODS. Indem diese Fläche auf eine logische "1" gezwungen wird, werden alle drei Oszillatoren gesperrt. Somit werden indirekt die VBB-Pumpen gesperrt. Dies bedeutet ferner, daß die Substratspannung nicht bis auf den erforderlichen Pegel absinkt. Somit befindet sich die Vorrichtung ständig im Voreinstellungszustand. Um dies zu vermeiden zwingt eine aktive logische "1" an EXTODS die Vorrichtung ferner aus ihrem Voreinstellungszustand mit einer zeitkonstanten Verzögerung von ungefähr 2 bis 5 µs.
Fig. 10 ist ein allgemeines Fluß- und Zeitablaufdiagramm der VBB-Erzeugung.
Fig. 11 ist ein Blockschaltbild des VBB-Generatorsystems.
ANHANG I enthält die Substrat-Charakterisierungsdaten.
LPOSC - Oszillator geringer Leistung
- Skizze Fig. 12
Dieser Oszillator erzeugt ein Rechteckwellensignal, das die Bereitschafts-VBB-Pumpe geringer Leistung antreibt. Eine Schleife von fünf Invertern wird verwendet, um ein Signal mit einer Zykluszeit von ungefähr 1 µs (1 MHz) zu erzeugen. Diese Inverter sind so beschaffen, daß die Abmessungen der p-Kanalund n-Kanal-Transistoren programmierbar sind. Dies ermöglicht bei Bedarf eine Einstellung der Oszillatorfrequenz, so daß die benötigte Zykluszeit durch Steuern des W/L-Verhältnisses der Inverter erreicht wird. Die resultierende Signalform besitzt eine langsame Anstiegs- und Fallzeit. Um dieses Signal in ein Rechteckwellensignal umzusetzen, ist ein Satz von drei modifizierten Invertern mit dem Ausgang der Schleife, d. h. mit dem Knoten N5, verbunden. Diese Inverter verstärken das Signal und erhöhen die Anstiegs- und Fallzeiten, bis eine Rechteckwelle erzeugt wird.
Das oszillierende Signal kann unterbunden werden, indem eine Prüffläche EXTODS mit einem Hochpegelsignal beaufschlagt wird. Dies unterbricht die Schleife der Inverter und zwingt den Knoten N5 auf ein niedriges Potential. Somit wird der Ausgang LPOSC auf Niedrigpegel gezwungen und wird zu einem statischen Ausgang.
Es gibt zwei Ausgänge LPOSC und PBOSC. LPOSC wird für die VBB- Pumpe verwendet, während PBOSC als Startsignal für verschiedene Teile der Vorrichtung verwendet wird.
Schließlich ist zu beachten, daß die Transistoren MN11 und MN16 anders bemessen sind als die anderen Inverter. Dies dient zum Vermeiden einer Situation, in der der Ausgang beim Einschalten auf einem Zwischenpegel blockiert wird. Dies wird erreicht durch Ändern der DC-Transferkurve eines Inverters in der Schleife der fünf Inverter.
VBBLPP - VBB-Pumpe geringer Leistung
- Skizze Fig. 13
Dies ist die VBB-Bereitschaftspumpe. Sie besitzt zwei P-Kanal Kondensatoren MP1 und MP4, zwei P-Kanal-Transistoren MP3 und MP6, die in Form von Dioden verbunden sind, sowie zwei Pull- Down-P-Kanal-Transistoren MP2 und MP5. Die Operation wird erreicht durch Erzeugen von zwei Takten mit unterschiedlicher Phase (180º) an den Knoten N3 und N4.
Die zwei obenerwähnten Takte werden vom Ausgang des Oszillators geringer Leistung LPOSC erzeugt, indem er mit den verzögerten Signalen von XDEL2A und XDEL2B angesteuert wird.
In der ersten Phase des Pumpens, beginnend mit N3 auf Hochpegel und N4 auf Niedrigpegel und unter der Annahme von Nullpotential, wird der P-Kanal-Kondensator MP1 über P8, einem Einschalttransistor, leicht aufgeladen. N1 steigt vorübergehend an und fällt anschließend auf Vtp des MP8-Transistors zurück. Dies lädt eine Ladung Omp1 = Cmpi1 (VPERI - 2/Vtp/) in den P-Kanal-Kondensator MP1. Mit fallendem N3 und steigendem N4 wird N1 negativ angesteuert, wobei mit diesem der Gate- Anschluß und der Drain-Anschluß von MP3 abgesenkt werden. Dies schaltet die Pumpendiode MP3 ein, da zu diesem Zeitpunkt VBB zu 0 angenommen wird, und pumpt die positive Ladung aus dem Substrat. Dies zwingt den P-Kanal-Kondensator MP4 in derselben Weise wie den N3-geladenen MP1, mit der Ausnahme, daß MP4 über MP7 statt über MPB aufgeladen wird. Wenn die Spannung der Knoten der Pumpe aufgebaut wird, beginnen N1 und N2 zwischen VSS und einem negativen Pegel von ungefähr -(VPERI - /Vtp/) zu schwingen. Wenn N1 negativ wird, schaltet er MP5 ein, der N2 an Vss legt. Dies ermöglicht, daß sich an MP4 mehr Ladung aufbaut, so daß Omp4 = (VPERI - /Vtp/) gilt. Ein ähnlicher Vorgang findet statt, wenn N2 negativ wird und MP2 einschaltet, wodurch ermöglicht wird, daß sich in MP1 eine Ladung von Omp1 = (VPERI - /Vtp/) aufbaut. Die Kondensatoren werden statt über MP7 und MP8 schließlich über MP2 und MP5 aufgeladen. Es ist zu beachten, daß die Substratspannung VBB einen ungefähren Pegel von -(VPERI - 2/Vtp/) oder -(VPERI - /Vtmp1/ - /Vtmp3/) erreicht. VBB beträgt somit -2,0 V für VPERI - 4 V und Vtp = -1,0 V. Wenn VBB diesen Wert erreicht, schalten die Pumpendioden MP3 und MP6 ab und die Pumpladung hört auf zu fließen.
HPOSC - Oszillator hoher Leistung
BOSC - Spannungserhöhungsoszillator
- Skizzen Fig. 14 und 16.
Diese zwei Oszillatoren weisen den gleichen Entwurf auf. Der Unterschied besteht darin, daß HPOSC als Stromversorgung VPERI verwendet, während BOSC als Stromversorgung die externe Spannung VDD (VEXT) verwendet. Diese Oszillatoren erzeugen Rechteckwellensignale mit 3 MHz.
Beide Schaltungen sind mit sieben Invertern entworfen, die in einer Rückkopplungsschleife verbunden sind, um einen Ringoszillator zu erzeugen. Eine Stufe besitzt ein anderes Übersetzungsverhältnis, so daß der Oszillator automatisch anlaufen kann, wenn die Stromversorgung eingeschaltet wird. Jede Stufe besitzt programmierbare Transistorabmessungen, um eine gewisse Einstellung der Frequenz der Schwingung zu erlauben.
HPOSC wird durch RL1_ (abgeleitet von RAS) angesteuert, wodurch er nur während der RAS_-Niedrigpegel-Zeitspanne aktiviert ist, wobei er bei kurzen Speicherzyklen einen Zyklus durchläuft und bei einem Seitenmoduszyklus, bei dem RAS_ für längere Zeitperioden auf Niedrigpegel gehalten wird, mehrere Zyklen durchläuft. HPOSC ist so beschaffen, daß er schneller läuft als der entsprechende Oszillator des ersten Vorspannungsgenerators, so daß ein größerer Leistungsbedarf befriedigt werden kann. BOSC wird durch VBS_ ein- und ausgeschaltet, das durch die VBB-Detektorschaltung VBBDET gesteuert wird. Wenn somit VBB ungenügend ist, nimmt VBS_ Niedrigpegel an und BOSC wird aktiviert. BOSC treibt die Spannungserhöhungspumpe VBBPB an, die während des Einschaltens die Substratvorspannung erzeugt.
Wie im Fall des LPOSC kann ein von außen angelegtes Signal EXTODS verwendet werden, um die Oszillatoren HPOSC und BOSC zu sperren und indirekt deren Pumpen zu sperren, wenn die Substratvorspannung von außen angelegt werden soll.
VBBHPP - VBB-Pumpe hoher Leistung
VBBPB - VBB-Spannungserhöhungspumpe
- Skizze Fig. 15 und 17
VBBHPP ist die Pumpe, die nur dann aktiviert wird, wenn ein aktiver Zyklus vorliegt, d. h. wenn RL1_ auf Niedrigpegel liegt. Die Spannungserhöhungspumpe VBBPB wird aktiviert, wenn der VBB-Pegel ungenügend ist. Beide Pumpen werden durch die Aktivierung ihrer Oszillatoren HPOSC und BOSC gesteuert. Die Pumpe des zweiten Oszillators (VBBHPP) wird mit Ausgangstransistoren hergestellt, die größer sind als diejenigen des ersten, um eine höhere Leistungsfähigkeit zu erhalten.
Diese zwei Pumpen arbeiten exakt in derselben Weise wie LPOSC, wobei sie zwei phasenverschobene Takte an den Knoten N3 und N4 benötigen. Diese Takte steuern den Zweiphasen-Pumpvorgang.
Es ist zu beachten, daß beide Pumpen, obwohl sie gleich sind, mit unterschiedlichen Spannungspegeln versorgt werden. VBBHPP wird mit VPERI versorgt, die auf 4,0 V geregelt ist, während VBBPB direkt von außen mit VDD, VEXT versorgt wird, die normalerweise 5,0 V beträgt. Somit sind die Treiberfähigkeiten der zwei Pumpen verschieden.
Der maximal mögliche VBB-Pegel, der von VBBHPP angesteuert werden soll, ist:
= Vss - (VPERI - 2 Vt)
= 0 V - (4 V - 2 Vt); unter der Annahme, daß Vt von MPS, MP4, MPS und MP6 1,0 V beträgt.
= -2 V ; VPERI auf 4 V geregelt.
Der maximal mögliche VBB-Pegel, der von VBBPB angesteuert werden soll, ist:
= Vss - (VEXT - 2 Vt)
= 0V- (5 V-2(1,0)); unter der Annahme, daß Vt von MP3, MP4, MP5 und MP6 gleich 1,0 V ist
= -3 V ; externe Nennspannung ist 5 V.
Unter normalen Bedingungen mit einer externen Stromversorgung von 5 V besitzt somit VBBPB im Vergleich zu VBBHPP eine höhere Treiberfähigkeit.
VBBDET - VBB-Detektor
- Skizze Fig. 18.0
VBBDET wird verwendet, um den VBB-Pegel zu detektieren, und signalisiert anschließend dem Spannungserhöhungsoszillator, wann er einschalten und ausschalten soll. Diese Schaltung besitzt eine Serie von Transistoren MP3 bis MP7 sowie MN6 bis MN12, um das Gate-Potential von MP1 zu regeln. Dieses Potential erzeugt einen nahezu konstanten Strom durch MP1, wodurch der Knoten N1 immer 4 Vts über der Substratspannung liegt. Die 4 Vts entsprechen den Transistoren MP8 bis MP11. Die Spanungsregelung am Gate-Anschluß von MP1 ist über einen weiten Bereich von Versorgungsspannungs- und Temperaturänderungen wirksam.
Beim Einschalten folgen die Knoten N1 und der N3 der externen Spannung. Dies wird durch die Transistoren MP1, MP2 und die P- Kanal-Kondensatoren MP12 und MP13 erreicht. Wenn die Versorgungsspannung ansteigt, beginnen die Spannungsregler- Transistoren MP3 bis MP7 und MN6 bis MN12 einzuschalten und führen MN16 eine Gate-Spannung zu. Dies ermöglicht MN14 und MN15, einen aktiven Source-Folger zu bilden, wobei N3 2 Vts unterhalb von N1 liegt. Wenn MN16 einschaltet, beginnt N3 zu fallen, bis er unter die Steuerung von N1 zurückkehrt. Hoch- Vbb befindet sich noch auf 0, wobei N1 bei 5,0 V und N3 nahe bei 3,0 V liegen. Diese Spannung ist ausreichend, um den Knoten N4, den Ausgang des Inverters IV1 mit hohem Verhältnis, auf 0 zu zwingen. Eine logische "0" am Knoten N4 ist gleichbedeutend mit einer Signalisierung für den BOSC, während des Einschaltens das Schwingen fortzusetzen. Der Ausgang N4 von IV1 wird in einen komplementären Source-Folger MP14 und MN18 eingegeben, der einen regenerativen Detektor bestehend aus IV2 und MP15 und MN19 treibt. Der komplementäre Source-Folger dient zum Puffern der geringen Treiberfähigkeit von IV1 im Zwischenspeicherdetektor. Die Ausgabe der fallenden Flanke von BOSC, d. h. wenn N21 ansteigt, in einen flankengetriggerten Zwischenspeicher ND3 und ND4 bewirkt, daß VBS_ in einer entscheidenden Weise gesetzt wird, um BOSC ein- und auszuschalten.
Wenn wie bezüglich N1 und N3 gezeigt VBB nach unten gepumpt wird, erreicht sie schließlich -2,0 V. Zu diesem Zeitpunkt liegt N1 4 Vts höher oder ungefähr +4,0 V höher als VBB. Somit liegt N1 ungefähr bei +2,0 V und N3 ungefähr bei 0,0 V. Eine logische "0" an N3 bewirkt eine logische "1" am Knoten N4, die in einen Hochpegelzustand an VBS_ übersetzt wird, was BOSC signalisiert, abzuschalten. Als Antwort auf das Ansteigen von N4 kippt der regenerative Zwischenspeicherdetektor und treibt N26 auf Hochpegel und den Knoten N5 auf Niedrigpegel. Der Knoten N5 kippt N6 zu einer logischen "1", die MN13 einschaltet, der einen P-Kanal-Transistor im Detektorstapel überbrückt, wodurch N1 ungefähr 1,0 V weiter nach unten gezogen wird. Dies bewirkt, daß VBB um ein zusätzliches Volt, von -2,0 V auf -1,0 V, angehoben wird, wodurch BOSC wieder eingeschaltet wird. Somit erzeugt das Ein- und Ausschalten von MN13 die Hysterese in der VBB-Detektion.
Wie aus dem Vorangegangenen deutlich wird, findet die vorliegende Erfindung Anwendung in integrierten Schaltungsvorrichtungen mit einem Bereitschaftsmodus. Ein Beispiel einer solchen Vorrichtung kann eine Schaltung mit einer Stromversorgung enthalten, die mit einer relativ hohen Leistungsfähigkeit operiert, wenn die Vorrichtung aktiv ist, und mit einer relativ niedrigen Leistungsfähigkeit operiert, wenn sie inaktiv oder in Bereitschaft ist. Ein Bereitschaftsmodus ist z. B. ein Modus, bei dem nur die Leckströme der Vorrichtung zugeführt werden. Bei der Verwendung eines DRAM kann ein Bereitschaftsmodus vorliegen, wenn sich der Zeilenadreßimpuls (RAS) in seinem inaktiven (Hochpegel-) Zustand befindet, was bedeutet, daß kein externer Zugriff auf die Speichermatrix erwartet wird.
In der vorliegenden Ausführungsform wird z. B. der zweite Oszillator HPOSC durch ein Signal RL1_ (Fig. 14) gesteuert, das über das NICHT-ODER-Gatter NR1 wirkt. Wie aus Fig. 19 deutlich wird, wird RL1_ mittels der Taktgeberschaltung XTTLCLK und der Inverter IV4 und IV9 aus RAS abgeleitet. ANHANG I.

Claims

1. Integrierte Schaltungsvorrichtung, die in einem Halbleitersubstrat gebildet ist und eine Schaltung besitzt, die für das Substrat eine Vorspannung (VBB) erzeugt, wobei die Schaltung enthält:

einen ersten Vorspannungsgenerator (LPOSC, VBBLPP), der die Substratvorspannung in einem Bereitschaftsmodus der integrierten Schaltungsvorrichtung erzeugt,

einen zweiten Vorspannungsgenerator (HPOSC, VBBHPP), der die Substratvorspannung in einem aktiven Modus der integrierten Schaltungsvorrichtung erzeugt, gekennzeichnet durch

einen dritten Vorspannungsgenerator (BOSC, VBBPB), der die Substratvorspannung im aktiven Modus der integrierten Schaltungsvorrichtung und nur dann erzeugt, wenn der Substratspannungspegel unter einen im voraus festgelegten Pegel fällt.

2. Integrierte Schaltungsvorrichtung nach Anspruch 1, in der die Schaltung für die Erzeugung einer Vorspannung für das Substrat so eingestellt werden kann, daß sie eine Vorspannung für das Substrat erzeugt, die kleiner als ein Pegel ist, der die Schwellenspannung Vt der Transistoren der integrierten Schaltungsvorrichtung ungünstig erhöht, und die dennoch ausreicht, um Zonenübergangskriechströme zu vermeiden.

3. Integrierte Schaltungsvorrichtung nach irgendeinem vorgehenden Anspruch, in dem das Substrat ein p-Substrat ist und die Schaltung einen Vorspannungspegel von ungefähr -2 Volt erzeugt.

4. Integrierte Schaltungsvorrichtung nach irgendeinem vorgehenden Anspruch, in der der erste Vorspannungsgenerator so beschaffen ist, daß er beim Einschalten der Vorrichtung aktiviert wird und so lange aktiv bleibt, bis die Leistung der Vorrichtung abgeschaltet wird.

5. Integrierte Schaltungsvorrichtung nach irgendeinem vorgehenden Anspruch, in der der erste, der zweite und der dritte Vorspannungsgenerator einen ersten, einen zweiten bzw. dritten Oszillator und eine erste, eine zweite bzw. eine dritte Pumpe enthalten.

6. Integrierte Schaltungsvorrichtung nach irgendeinem vorgehenden Anspruch, in der der erste Vorspannungsgenerator einen Oszillator und eine Pumpe enthält, die so beschaffen sind, daß sie kontinuierlich laufen, wenn an die Vorrichtung Leistung angelegt wird.

7. Integrierte Schaltungsvorrichtung nach irgendeinem vorgehenden Anspruch, in der die Vorspannungsgeneratoren eine Oszillatortreibereinrichtung enthalten, um eine Rechteckwelle zu erzeugen.

8. Integrierte Schaltungsvorrichtung nach Anspruch 7, in der die Oszillatortreibereinrichtung für die Erzeugung einer Rechteckwelle mehrere Stufen enthält, wovon jede nacheinander den Wellengradienten der Rechteckwelle steiler macht.

9. Integrierte Schaltungsvorrichtung nach Anspruch 7 oder Anspruch 8, in der der Oszillator mehrere Inverter enthält, um die Rechteckwellensignale zu erzeugen.

10. Integrierte Schaltungsvorrichtung nach irgendeinem der vorangehenden Ansprüche 5-9, die eine dynamischen Speicher enthält und in der der zweite Oszillator und die zweite Pumpe eine Substratvorspannung erzeugen, wenn das RAS-Steuereingangssignal des Speichers zum aktiven niedrigen Pegel wechselt.

11. Integrierte Schaltungsvorrichtung nach irgendeinem der vorangehenden Ansprüche 5-10, in der der erste Oszillator eine verhältnismäßig niedrige Leistung besitzt und der zweite Oszillator eine verhältnismäßig hohe Leistung besitzt.

12. Integrierte Schaltungsvorrichtung nach irgendeinem vorangehenden Anspruch, in der der dritte Vorspannungsgenerator ein höheres Treibervermögen als der zweite Vorspannungsgenerator besitzt.

13. Verfahren zum Steuern des Spannungspegels eines Substrats, auf dem eine integrierte Schaltungsvorrichtung gebildet ist,

enthaltend die Schritte:

Erzeugen eines Oszillators und einer Pumpe mit niedriger Leistung, um in einem Bereitschaftsmodus der Vorrichtung eine Substratvorspannung zu erzeugen;

Erzeugen eines Oszillators und einer Pumpe mit hoher Leistung, um in einem aktiven Modus der Vorrichtung die Substratvorspannung zu erzeugen; und

Erzeugen eines Spannungserhöhungsoszillators und einer Spannungserhöhungspumpe, um die Substratvorspannung zu erzeugen, wenn sich die Vorrichtung im aktiven Modus befindet und nur dann, wenn der Substratspannungspegel größer als ein im voraus festgelegter Pegel ist.

14. Verfahren zum Steuern der Substratspannung nach Anspruch 13, ferner mit dem Schritt des Einstellens der Vorspannung des Substrats auf eine Vorspannung, die niedriger als ein Pegel ist, der die Schwellenspannung Vt der Transistoren der integrierten Schaltungsvorrichtung ungünstig erhöht, und die einen ausreichend hohen Pegel besitzt, um Zonenübergangskriechströme zu vermeiden.