JPH0620471A

JPH0620471A - ダイナミック型ｒａｍ

Info

Publication number: JPH0620471A
Application number: JP4196605A
Authority: JP
Inventors: Toshiyuki Sakuta; 俊之作田; Tomohiro Suzuki; 智博鈴木; Yuriko Iizuka; 百合子飯塚
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1992-06-30
Filing date: 1992-06-30
Publication date: 1994-01-28
Also published as: US5528538A; US5633825A

Abstract

(57)【要約】（修正有）【目的】高集積化と低消費電力化を図ったダイナミッ
ク型ＲＡＭ提供。【構成】電圧検出回路の出力信号により動作が制御さ
れる高い周波数のパルス信号を発生させる第１の発振回
路と定常的に動作させられる低い周波数のパルス信号を
発生させる第２の発振回路を設け、動作モードに応じて
上記高い周波数とされたパルス信号、低い周波数とされ
たパルス信号又は外部から入力され若しくは内部で形成
された所定の動作タイミング信号に基づいて形成された
パルス信号をセレクタにより選択的に取り出し、基板バ
ックバイアス電圧又は内部動作電圧に対して昇圧された
高電圧を形成するポンピング回路を動作させる。【効果】パルス信号の周波数を動作モードに応じて切
り換えて電流供給能力を調整するので、サブ回路の削除
で占有面積を小さくでき、メイン回路の大容量値のキャ
パシタに応じてリーク電流を補う動作モードでのパルス
信号の周波数を低くして低消費電力化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、例えば基板
バックバイアス電圧又は昇圧電圧を形成するポンピング
回路を備えたものに利用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】基板バックバイアス電圧及び内部昇圧電
圧を形成するポンピング回路を備えたダイナミック型Ｒ
ＡＭに関しては、例えば、特開平３−２１４６６９号公
報がある。この公報の基板バックバイアス電圧と昇圧電
圧をそれぞれ発生させるポンピング回路（チャージポン
プ回路）は、メイン回路とサブ回路かなり、サブ回路は
リーク電流等を補う程度の小さな電流供給能力しか持た
ないようにされる。

【０００３】

【発明が解決しようとする課題】本願発明者において
は、上記メイン回路とサブ回路とは常に同時に動作する
ものでないこと、言い換えるならば、メイン回路は電源
投入時や特定の動作モードのみ間欠的に動作することに
着目し、比較的大きな占有面積を持つサブ回路のキャパ
シタを削除するとともにいっそうの低消費電力化を図る
ことを考えた。

【０００４】この発明の目的は、高集積化と低消費電力
化を図ったダイナミック型ＲＡＭを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電圧検出回路の出力信号に
より動作が制御される高い周波数のパルス信号を発生さ
せる第１の発振回路と定常的に動作させられる低い周波
数のパルス信号を発生させる第２の発振回路を設け、動
作モードに応じて上記高い周波数とされたパルス信号、
低い周波数とされたパルス信号又は外部から入力され若
しくは内部で形成された所定の動作タイミング信号に基
づいて形成されたパルス信号をセレクタにより選択的に
取り出し、基板バックバイアス電圧又は内部動作電圧に
対して昇圧された高電圧を形成するポンピング回路を動
作させる。

【０００６】

【作用】上記した手段によれば、１つのポンピング回路
に入力されるパルス信号の周波数を動作モードに応じて
切り換えて電流供給能力を調整するものであるので、サ
ブ回路の削除により占有面積を小さくできるとともに、
メイン回路の大きな容量値のキャパシタを用いることに
応じてリーク電流を補うような動作モードでのパルス信
号の周波数を低くすることに応じて低消費電力化とする
ことができる。

【０００７】

【実施例】図６には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術よって、単結晶シリコンのような１個の半導体基板上
において形成される。同図における各回路ブロックは、
実際の半導体チップにおける幾何学的な配置に合わせて
描かれている。以下の説明において、ＭＯＳＦＥＴは絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味
で用いている。

【０００８】この実施例においては、メモリの大容量化
に伴うチップサイズの大型化による制御信号やメモリア
レイ駆動信号といった各種配線長が長くされることによ
って動作速度も遅くされてしまうのを防ぐ等のために、
ＲＡＭを構成するメモリアレイ部とそのアドレス選択等
を行う周辺部との配置に次のような工夫が行われてい
る。

【０００９】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。

【００１０】１つのメモリマット１は、横方向にワード
線が延長するよう配置され、縦方向に一対からなる平行
に配置される相補データ線又はビット線が延長するよう
配置される。メモリマット１は、センスアンプ２を中心
にして左右に一対が配置される。センスアンプ２は、左
右に配置される一対のメモリマット１に対して共通に用
いられるという、いわゆるシェアードセンスアンプ方式
とされる。上記４つに分割されたメモリアレイのうち、
中央部側ににＹ選択回路５がそれぞれ設けられる。Ｙ選
択線はＹ選択回路５からそれに対応するメモリアレイの
複数のメモリマット上を延長するよう延びて、各メモリ
マットのカラムスイッチ用ＭＯＳＦＥＴのゲートのスイ
ッチ制御を行う。

【００１１】上記チップの横方向の中央部のうち、右側
の部分にはＸアドレスバッファ、Ｘ冗長回路及びＸアド
レスドライバ（論理段）とからなるＸ系回路１０と、Ｒ
ＡＳ系制御信号回路１１、ＷＥ系信号制御回路１２及び
基準電圧発生回路１６がそれぞれ設けられる。上記基準
電圧発生回路１６はこのエリアの中央寄りに設けられ、
約５Ｖのような外部電源ＶＣＣを受けて内部回路に供給
される約３．３Ｖのような電圧に対応した定電圧ＶＬを
形成する。

【００１２】上記チップの横方向の中央部のうち、左側
の部分にはＹアドレスバッファ、Ｙ冗長回路及びＹアド
レスドライバ（論理段）とからなるＹ系回路１３と、Ｃ
ＡＳ系制御信号回路１４及びテスト回路１５がそれぞれ
設けられる。そのチップ中央部には、アドレスバッファ
やデコーダといったような周辺回路用の電源電圧ＶＣＬ
を形成する内部降圧回路１７が設けられる。

【００１３】上記のように、アドレスバッファとそれに
対応したアドレス比較回路を含む冗長回路、制御クロッ
ク発生を行うＣＡＳ，ＲＡＳ系制御信号回路等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ック発生回路と他の回路を振り分けること、言い換える
ならば上記配線チャンネルを共用化することによって高
集積化が可能になるとともに、アドレスドライバ（論理
段）等に最短で等距離で信号を伝えることができる。

【００１４】ＲＡＳ系制御回路１１は、信号ＲＡＳを受
けてＸアドレスバッファを活性化するために用いられ
る。Ｘアドレスバッファに取り込まれたアドレス信号は
Ｘ系の冗長回路に供給される。ここで、記憶された不良
アドレスとの比較が行われて、冗長回路への切り換える
ことの有無が判定される。その結果と上記アドレス信号
とは、Ｘ系のプリデコーダに供給される。ここで、プレ
デコード信号が形成され、各メモリアレイに対応して設
けられるＸアドレスドライバを介して、前記のようなメ
モリマットに対応して設けられるそれぞれのＸデコーダ
３に供給される。

【００１５】上記ＲＡＳ系の内部信号は、ＷＥ系のコン
トロール回路とＣＡＳ系のコントロール回路に供給され
る。例えば、ＲＡＳ信号とＣＡＳ信号及びＷＥ信号との
入力順序の判定から、自動リフレッシュモード（ＣＢ
Ｒ）、テストモード（ＷＣＢＲ）等の識別が行われる。
テストモードのときには、テスト回路１５が活性化さ
れ、そのとき供給される特定のアドレス信号に従いテス
トファンクションが設定される。

【００１６】ＣＡＳ系の制御回路１４は、信号ＣＡＳを
受けてＹ系の各種制御信号を形成するために用いられ
る。信号ＣＡＳのロウレベルへの変化に同期してＹアド
レスバッファに取り込まれたアドレス信号は、Ｙ系の冗
長回路に供給される。ここで、記憶された不良アドレス
との比較が行われて、冗長回路への切り換えの有無が判
定される。その結果と上記アドレス信号は、Ｙ系のプリ
デコーダに供給される。ここで、プレデコード信号が形
成される。このプリデコード信号は、４つからなる各メ
モリアレイ対応して設けられるＹアドレスドライバを介
して、それぞれのＹデコーダに供給される一方、上記Ｃ
ＡＳ系制御回路１４は、前記のようにＲＡＳ信号とＷＥ
信号とを受けてその入力順序の判定からテストモードを
判定すると、隣接するテスト回路１５を活性化させる。

【００１７】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。この他、この縦中央上部には、内部降圧
電圧を受けてワード線選択用等の後述するような昇圧電
圧発生回路２１や、アドレス信号や制御信号等の入力信
号に対応した入力パッドエリア９Ｂ及び９Ｃが設けられ
る。上記左右４組ずつに分割されてメモリブロックに対
応して、センスアンプ２の動作電圧を形成する内部降圧
回路８がそれぞれに設けられる。

【００１８】この実施例では１つのブロックには８個の
メモリマット１と４個のセンスアンプ２が配置され、上
記縦軸を中心として左右対称的に合計１６個のメモリマ
ット１と８個のセンスアンプ２が割り当てられる。この
構成では、４個からなる少ないメインアンプ７を用いつ
つ、各センスアンプ２からの増幅信号を短い信号伝播経
路によりメンアンプ７に伝えることができる。

【００１９】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。

【００２０】この他、この縦中央下部には、内部降圧電
圧を受けて基板に供給すべき負の基板バックバイアス電
圧を形成する後述するような基板電圧発生回路１８や、
アドレス信号や制御信号等の入力信号に対応した入力パ
ッドエリア９Ａ及びデータ出力バッファ回路１９及びデ
ータ入力バッファ回路２０が設けられる。

【００２１】上記同様に左右４組ずつに分割されてメモ
リブロックに対応して、センスアンプ２の動作電圧を形
成する内部降圧回路８がそれぞれに設けられる。これに
より、上記同様に４個のような少ない数からなるメイン
アンプ７を用いつつ、各センスアンプ２からの増幅信号
を短い信号伝播経路によりメインアンプ７に伝えること
ができる。

【００２２】同図では省略されているが、上記縦中央部
の領域には上記のようなエリア９Ａ〜９Ｃの他にも、各
種のボンディングパッドが配置される。これらのボンデ
ィングパッドの例としては外部電源供給用のパッドがあ
り、入力のレベルマージンを大きくするため、言い換え
るならば電源インピーダンスを低くするために回路の接
地電位を供給するパッドは、合計で十数個と比較的多く
ほぼ一直線上に並んで配置される。これらの接地電位用
パッドは、ＬＯＣ技術により形成される縦方向に延びる
接地電位用リードに接続される。

【００２３】これら接地用パッドのうち、ワード線のク
リア、ワードドライバの非選択ワード線のカップリング
による浮き上がり防止用のために特に設けられるたもの
や、センスアンプのコモンソース用として設けられもの
等のように主として電源インピーダンスを下げる目的で
設けられる。これにより、回路の接地電位は内部回路の
動作に対して電源インピーダンスが低くされ、かつ上記
のごとく複数種類に分けられた内部回路間の接地配線
が、ＬＯＣリードフレームとボンディングワイヤとから
なるローパスフィルタで接続されることになるからノイ
ズの発生を最小に抑えるとともに、内部回路間の回路接
地線ノイズの伝播も最小に抑えることができる。

【００２４】この実施例では、約５Ｖのような外部電源
ＶＣＣに対応したパッドは、上記電圧変換動作を行う内
部降圧回路８及び１７に対応してそれぞれ設けられる。
これも上記同様に電源インピーダンスを低くするととも
に、内部回路間の電圧（ＶＣＣ、ＶＤＬ及びＶＣＣ間）
のノイズ伝播を低く抑えるためのものである。

【００２５】アドレス入力用のパッドＡ０〜Ａ１１と、
制御信号入力用のパッドＲＡＳ、ＣＡＳ、ＷＥ及びＯＥ
は、上記エリア９Ａ〜９Ｃに配置される。この他にデー
タ入力用やデータ出力用のバッドやボンディングマスタ
ー用、モニタ用及びこのモニタ用パッド制御のために以
下のパッドも設けられる。ボンディングマスター用とし
てはスタティックカラムモードを指定するためのもの、
ニブルモード及び×４ビット構成時のライトマスク機能
を指定するためのものがある。モニタ用としてはパッド
各内部電圧ＶＣＬ、ＶＤＬ、ＶＬ、ＶＢＢ、ＶＣＨ及び
ＶＰＬをモニタするためのものがある。

【００２６】内部電圧のうちＶＣＬは、約３．３Ｖの周
辺回路用電源電圧であり、内部降圧回路１７により共通
に形成される。ＶＤＬは約３．３Ｖのメモリアレイ、す
なわち、センスアンプ２に供給される電源電圧であり、
この実施例では上記のような４つのメモリブロックに対
応して４個設けられる。ＶＣＨは上記内部電圧ＶＤＬを
受けて約５．２Ｖに昇圧されたワード線の選択レベル、
シェアードスイッチＭＯＳＦＥＴを選択するブースト電
源電圧である。ＶＢＢは−２Ｖのような基板バックバイ
アス電圧、ＶＰＬはメモリセルのプレート電圧、ＶＬは
約３．３Ｖの内部降圧回路８及び１７に供給される定電
圧である。

【００２７】図１には、この発明に係る基板電圧発生回
路と、昇圧電圧発生回路との一実施例のブロック図が示
され、図２にはそのうちの基板電圧発生回路に対応した
詳細なブロック図が示され、図３には昇圧電圧発生回路
に対応した詳細なブロック図が示されている。同図の各
回路ブロックは、前記図６に示したようなダイナミック
型ＲＡＭを構成する半導体集積回路に内蔵される。

【００２８】図１及び図２において、基板バックバイア
ス電圧Ｖbbは、ポンピング回路ＰＵＭＰ２により形成さ
れる。ポンピング回路ＰＵＭＰ２は、セレクタＳＥＬ２
から供給されるパルス信号を受けて負の基板バックバイ
アス電圧Ｖbbを発生させる。ポンピング回路ＰＵＭＰ２
は、後述するようなキャパシタを２個用いて入力パルス
の極性を反転させるとともにそれを整流して基板バック
バイアス電圧Ｖbbを形成する。

【００２９】この実施例では、大きなサイズのキャパシ
タを持つ１つのポンピング回路により、電源投入時のと
きのように比較的大きな電流供給能力を持って基板電位
を−２Ｖに引き抜くような動作と、アクティブ状態やス
タンバイ状態でのリーク電流等を補う程度の比較的小さ
な電流供給能力を持って基板電位の維持を図るような２
つの動作を行わせる。

【００３０】上記のような動作モードに応じた２種類の
電流供給能力の切り換えは、発振回路ＯＳＣ２により形
成される約２０ＭＨｚのような高い周波数のパルス信号
と、発振回路ＯＳＣ３により形成される約５０ＫＨｚの
ような低い周波数のパルス信号と、制御バッファＣＢ
１，ＣＢ２を通して外部から入力される制御信号ＲＡ
Ｓ、セルフリフレッシュのときにリフレッシュ制御回路
により形成される内部信号ＲＡＳ’やアドレス信号の変
化検出信号に基づいて形成される１ショットパルス信号
を動作モードに応じてセレクタＳＥＬ２を選択的に切り
換えてボンピング回路ＰＵＭＰ２に入力させることによ
り行われる。

【００３１】発振回路ＯＳＣ２は、電源投入検出回路Ｐ
ＤＥＴにより電源投入時から基板電圧Ｖbbが−２Ｖに到
達するまでの間、発振動作を行って上記約２０ＭＨｚの
ような高い周波数のパルス信号を形成し、これをポンピ
ング回路ＰＵＭＰ２に供給して大きな電流供給能力を持
って強力に基板電位を−２Ｖまで引き抜くようにするも
のである。これにより、電源投入からダイナミック型Ｒ
ＡＭが動作可能になるまでの立ち上がり時間を短くする
ものである。上記電源投入検出回路ＰＤＥＴは、基板電
位Ｖbbをモニターしており、それが−２Ｖのような目標
電位に到達すると、発振回路ＯＳＣ２の動作を停止させ
る。

【００３２】ダイナミック型ＲＡＭの初期不良を洗い出
しのためのにバーンインテスト（又はエージング）が行
われる。バーインテストでは、ダイナミック型ＲＡＭを
高温度中の炉の中に置き、動作可能な上限電圧で動作さ
せる。このようなバーインテストでは、基板に大きな動
作電流が流れるため、ポンピング回路ＰＵＭＰ２を通常
動作のように比較電流供給能力より動作させたのでは基
板電位が浅くなってＣＭＯＳラッチアップよる素子破壊
の虞れがある。

【００３３】バーンイン検出回路ＰＤＥＴは、バーイン
テストモードのときの高い動作電圧を検出すると、上記
発振回路ＯＳＣ２を発振させて、電源投入と同様に高い
周波数のパルス信号を発生させるとともに、セレクタＳ
ＥＬ２を制御してそれをポンピング回路ＰＵＭＰ２に供
給する。これにより、ポンピング回路ＰＵＭＰ２は、約
２０ＭＨｚのような高い周波数のパルス信号により動作
して、バーンインテスト時に流れる比較的大きな基板電
流を補うような引き抜き電流により基板電位を十分低い
電位に安定させることができる。

【００３４】図２において、上記のような電源投入時や
バーンインテストが最優先にされてセレタクＳＥＬ２を
構成するスイッチが発振回路ＯＳＣ２側に切り換えられ
る。これにより、発振回路ＯＳＣ３や他の制御パルスが
発生されても、ポンピング回路ＰＵＭＰ２がそれに応答
して動作することなはい。すなわち、電源投入時やバー
ンインテストのときには、発振回路ＯＳＣ２により形成
される約２０ＭＨｚのような高い周波数のパルス信号に
よりチャージポンピング動作を行っているので、上記の
ような低い周波数のパルスや、制御信号に逐一応答して
動作させる必要がないからである。

【００３５】上記のような電源投入時やバーンインテス
ト以外のときに、セレクタＳＥＬ２を構成するスイッチ
が切り換えられて、ポンピング回路ＰＵＭＰ２は、基板
リーク電流等を補うような小さな電流供給能力を持つよ
うにされる。発振回路ＯＳＣ３は、定常的に動作して約
５０ＫＨｚのような低い周波数のパルス信号を形成す
る。このような低い周波数のパルス信号としたのは、ポ
ンピング回路ＰＵＭＰ２が従来のメイン回路と同様に大
きなキャパシタを持つものであり、１回のチャージポン
プ動作において大きな電荷を蓄えることができることに
対応している。

【００３６】すなわち、従来のサブ回路では、メイン回
路に比べて小さなキャパシタを用いてチャージポンプ動
作を行う関係上、リーク電流を補う程度の電流供給能力
を得るのに約１ＭＨｚのような高い周波数に設定させる
必要がある。これに対して、メイン回路を構成する大き
なキャパシタを持つポンピング回路ＰＵＭＰ２を用いて
リーク電流を補うようにするものであるので、同じ電流
供給能力に設定する場合には、キャパシタの容量値が大
きい分だけ分周波数を低く設定できる。

【００３７】上記発振回路ＯＳＣ３は、定常的に動作さ
せられるものであるので、その発振周波数を低く設定で
きることはそこでの消費電流を減らせるものである。Ｃ
ＭＯＳ回路での消費電流は、ほぼ動作周波数に比例する
から、上記のように発振周波数を約半分に低くできると
いうことは、発振回路での消費電流を約半分に減らせる
ことを意味している。

【００３８】この実施例では、上記発振回路ＯＳＣ３が
定常的に動作することを利用し、リフレッシュタイマー
の基準時間信号として利用するものである。すなわち、
発振回路ＯＳＣ３の発振出力は、バイナリーカウンタ回
路ＣＯＵＮＴに供給され、そこでの計数信号が制御回路
ＣＯＮＴに伝えられて、スタンバイ状態でメモリセルの
記憶情報が失われる前にそれを読み出してもとのメモリ
セルに再書き込みするというセルフリフレッシュ周期に
対応して形成される内部信号ＲＡＳ’が形成される。図
示しないが、セルフリフレッシュ制御回路では、上記信
号ＲＡＳ’によりアドレス歩進動作を行わせてリフレッ
シュアドレス信号を生成して、上記のようなデータ保持
を行うものである。

【００３９】リフレッシュ動作には、上記のようなセル
フリフレッシュ動作の他に外部からリフレッシュ動作を
指示するＣＢＲリフレッシュモードがある。すなわち、
タイミング回路ＴＧ１とＴＧ２により、ＲＳＡ信号に先
立ってＣＡＳ信号をロウレベルにすることによりＣＢＲ
リフレッシュモードが指示される。このＣＢＲ信号は、
上記制御回路ＣＯＮＴに供給されて内部信号ＲＡＳ’を
発生させて、上記同様なリフレッシュ動作を行わせる。

【００４０】ダイナミック型ＲＡＭをアクティブ状態に
するクロックパルスＲＡＳ、ＤＯＥ及びアドレス信号変
化検出パルスＡＴＤは、１ショットパルス発生回路ＯＰ
Ｇに供給されて信号の変化タイミングに発生させられる
パルス信号にされる。ＲＡＳ信号は、実質的なチップセ
レクト信号であり、アドレス信号の取り込みとＸ系のア
ドレス選択動作が行われる。このような動作に応じて基
板に電流が流れるのでそれを補うようにポンピング回路
ＰＵＭＰ２を動作させるものである。なお、上記ＲＡＳ
信号は、内部回路で形成されるＣＢＲリフレッシュやセ
ルフリフレッシュのための制御信号ＲＡＳ’を含むもの
である。

【００４１】アドレス信号変化検出回路ＡＴＤは、ＲＡ
Ｓ信号及びＣＡＳ信号をロウレベルのままとしてロウ系
のアドレスを固定にしておいて、アドレスバッファＡＤ
Ｂを通してカラム系のアドレスを切り換えてメモリアク
セスを行うというスタティックカラムモードのときのア
ドレス信号の変化を検出してカラム選択動作に応じて基
板に電流が流れるのでそれを補うようにポンピング回路
ＰＵＭＰ２を動作させる。データ出力信号ＤＯＥが活性
化されると、比較的大きな出力電流を流す出力バッファ
回路が動作することに対応した基板に電流が流れるの
で、それを補うようにポンピング回路ＰＵＭＰ２を動作
させる。

【００４２】

【表１】

【００４３】以上の各動作モードと、ポンピング回路Ｐ
ＵＭＰ２が動作する入力パルスとの関係を表１に示して
いる。powerup は電源投入時のモードであり、activeは
ＲＡＭがアクセスされるとき、standby はＲＡＭに対し
てアクセスが行われないとき、self REFはセルフリフレ
ッシュモードのとき、burninはバーンインテストの時で
ある。

【００４４】図１及び図３において、昇圧電圧Ｖppは、
ポンピング回路ＰＵＭＰ１により形成される。ポンピン
グ回路ＰＵＭＰ１は、セレクタＳＥＬ１から供給される
パルス信号を受けて５．２Ｖのような昇圧電圧を発生さ
せる。ポンピング回路ＰＵＭＰ１は、キャパシタを用い
てブートストラップ電圧を発生させるとともにそれを整
流して昇圧電圧Ｖppを形成する。

【００４５】この実施例では、大きなサイズのキャパシ
タを持つ１つのポンピング回路により、電源投入時のと
きのように比較的大きな電流供給能力を持って高速に立
ち上がる昇圧電圧を形成する動作と、アクティブ状態や
スタンバイ状態でのリーク電流や動作電流等を補う程度
の比較的小さな電流供給能力を持って高圧電圧の維持を
図るような２つの動作を行わせる。

【００４６】上記のような動作モードに応じた２種類の
電流供給能力の切り換えは、発振回路ＯＳＣ１により形
成される約２０ＭＨｚのような高い周波数のパルス信号
と、上記基板バックバイアス電圧Ｖbbを生成する回路と
共用される発振回路ＯＳＣ３により形成される約５０Ｋ
Ｈｚのような低い周波数のパルス信号と、外部から入力
される制御信号ＲＡＳ、セルフリフレッシュのときにリ
フレッシュ制御回路により形成される内部信号ＲＡＳ’
に基づいて形成される１ショットパルス信号を動作モー
ドに応じてセレクタＳＥＬ１を選択的に切り換えてボン
ピング回路ＰＵＭＰ１に入力させることにより行われ
る。

【００４７】基準電圧発生回路ＶＧは、約１．６Ｖのよ
うな基準電圧を発生させる。この基準電圧は、電圧検出
回路ＶＤＥＴ１に供給される。電圧検出回路ＶＤＥＴ１
は、分圧回路により昇圧電圧Ｖppが５．２Ｖのときの分
圧電圧が１．６Ｖになるような分圧電圧を形成し、それ
と上記基準電圧とを比較して昇圧電圧が所望の電圧にさ
れたか否かを検出する。すなわち、電源投入等において
昇圧電圧Ｖppが低いときには、これを電圧検出回路ＶＤ
ＥＴ１が検出して発振回路ＯＳＣ１を動作させる。

【００４８】発振回路ＯＳＣ１は、電圧検出回路ＶＤＥ
Ｔ１により電源投入時から昇圧電圧Ｖppが５．２Ｖにに
到達するまでの間、発振動作を行って上記約２０ＭＨｚ
のような高い周波数のパルス信号を形成し、これをポン
ピング回路ＰＵＭＰ１に供給して大きな電流供給能力を
持って強力に昇圧電圧Ｖppを−５．２Ｖまで立ち上げる
ようにするものである。これにより、電源投入からダイ
ナミック型ＲＡＭが動作可能になるまでの立ち上がり時
間を短くするものである。上記電源投入検出回路ＰＤＥ
Ｔは、昇圧電圧Ｖppをモニターしており、上記のような
目標電圧に到達すると発振回路ＯＳＣ１の動作を停止さ
せる。

【００４９】ダイナミック型ＲＡＭの初期不良を洗い出
しのためのにバーンインテスト（又はエージング）が行
われる。バーインテストでは、ダイナミック型ＲＡＭを
高温度中の炉の中に置き、動作可能な上限電圧で動作さ
せる。このようなバーインテストでは動作電圧が高くさ
れる。それ故、上記のような５．２Ｖのような固定レベ
ルでは相対的にレベルが不足する。したがって、動作電
圧Ｖddに対して＋２Ｖのような関係にあるかを電圧検出
回路ＶＤＥＴ２によりモニターし、不足するなら発振回
路ＯＳＣ１を動作させる。

【００５０】上記のような電源投入やバーンインテスト
等以外のときに、ポンピング回路ＰＵＭＰ１は、昇圧電
圧Ｖppが動作電流やリーク電流によって低下しない程度
の小さな電流供給能力を持つよう切り換えられる。発振
回路ＯＳＣ３は、上記のように定常的に動作して約５０
ＫＨｚのような低い周波数のパルス信号を形成する。こ
のような低い周波数のパルス信号としたのは、ポンピン
グ回路ＰＵＭＰ１が従来のメイン回路と同様に大きなキ
ャパシタを持つものであり、１回のチャージポンプ動作
において大きな電荷を蓄えることができることに対応し
ている。

【００５１】すなわち、従来のサブ回路では、メイン回
路に比べて小さなキャパシタを用いてチャージポンプ動
作を行う関係上、リーク電流を補う程度の電流供給能力
を得るのに約１ＭＨｚのような高い周波数に設定させる
必要がある。これに対して、メイン回路を構成する大き
なキャパシタを持つポンピング回路ＰＵＭＰ１を用いて
リーク電流を補うようにするものであるので、同じ電流
供給能力に設定する場合には、キャパシタの容量値が大
きい分だけ分周波数を低く設定できる。

【００５２】上記発振回路ＯＳＣ３は、定常的に動作さ
せられるものであるので、その発振周波数を低く設定で
きることはそこでの消費電流を減らせるものである。ま
た、昇圧回路と基板電圧発生回路とで共用できるもので
あることに対応して、ここでの低消費電力化を図ること
ができる。

【００５３】

【表２】

【００５４】以上の各動作モードと、ポンピング回路Ｐ
ＵＭＰ１が動作する入力パルスとの関係を表２に示して
いる。powerup は電源投入時のモードであり、activeは
ＲＡＭがアクセスされるとき、standby はＲＡＭに対し
てアクセスが行われないとき、self REFはセルフリフレ
ッシュモードのとき、burninはバーンインテストの時で
ある。○／×は、電圧検出回路ＶＤＥＴ１とＶＤＥＴ２
の出力に対応して制御されることを意味し、self REFの
ＯＳＣ３に対する（○）は、下欄のＣＬＫに置き換える
ことができることを意味している。電圧検出回路ＶＤＥ
Ｔ２は、動作電圧と昇圧電圧の関係を規定するものであ
り、バーインテストそのものを検出するものではないの
で表２では−のようにどらでも良いようにしている。

【００５５】図４には、基板バックバイアス発生回路Ｖ
bb−ＧＥＮに用いられるポンピング回路ＰＵＭＰ２の一
実施例の回路図が示されている。この実施例のポンピン
グ回路ＰＵＭＰ２は、Ｐチャンネル型ＭＯＳＦＥＴＱ１
〜Ｑ６を用いて構成される。Ｐチャンネル型ＭＯＳＦＥ
Ｔは、Ｎ型ウェル領域に形成される。それ故、メモリセ
ルが形成されるＰ型ウェル領域と電気的に分離でき、チ
ャージポンプ動作においてＮ型ウェル領域に少数キャリ
アが発生することになるので、Ｐ型のウェル領域に形成
されるメモリセルに何ら影響を及ぼすことがない。

【００５６】キャパシタＣ１とＭＯＳＦＥＴＱ１及びＱ
３により負電圧Ｖbbを発生させるポンピング回路の基本
回路が構成される。キャパシタＣ２とＭＯＳＦＥＴＱ２
及びＱ４も同様な基本回路であるが、入力されるパルス
ＯＳＴとＯＳＢとが互いにそのアクティブレベルが重な
り合うことの無い逆相関係にあり、入力パルスに対応し
て交互に動作して効率の良いチャージポンプ動作を行う
ようにされる。

【００５７】ＭＯＳＦＥＴＱ１とＱ３は、基本的にはダ
イオード形態にされてもよいが、このようにすると、そ
のしきい値電圧分だけレベル損失が生じてしまう。パル
ス信号ＯＳＴのハイレベルが３．３Ｖのような低電圧で
あるときには、実質的に動作しなくなる。そこで、ＭＯ
ＳＦＥＴＱ３は、入力パルスがロウレベルのときにオン
状態にされればよいことに着目し、入力パルスと同様な
パルスを形成するインバータ回路Ｎ３とキャパシタＣ３
及びスイッチＭＯＳＦＥＴＱ５を設けて負電圧にされる
制御電圧を形成する。これより、レベル損失なくキャパ
シタＣ１の負電位を基板側に伝えることができる。ＭＯ
ＳＦＥＴＱ５は他方の入力パルスＯＳＢによって負電圧
を形成するときオン状態にされ、キャパシタＣ３のチャ
ージアップを行う。キャパシタＣ３は、上記ＭＯＳＦＥ
ＴＱ２の制御電圧を形成するに足る小さなサイズのキャ
パシタである。

【００５８】ＭＯＳＦＥＴＱ１は、バックゲートに他方
の入力パルスＯＳＢを受ける駆動用インバータ回路Ｎ２
のハイレベルの出力信号を受けることによって早いタイ
ミングでオフ状態にされ、基板電位の引き抜きを効率よ
くする。同様にＭＯＳＦＥＴＱ２のバックゲートには、
駆動用のインバータ回路Ｎ１の出力信号が供給されるこ
とによって、キャパシタＣ１をチャージアップするとき
ＭＯＳＦＥＴＱ２を早いタイミングでオフ状態にし、基
板電位Ｖbbのリークを最小にする。他方の入力パルスＯ
ＣＢに対応したＭＯＳＦＥＴＱ４のゲートに供給される
制御電圧、ＭＯＳＦＥＴＱ２とＱ４のバックゲート電圧
も同様な動作を行うようなインバータ回路Ｎ４及びキャ
パシタＣ４により形成れるパルス信号及び入力パルスＯ
ＳＴに基づいて形成されるパルス信号が用いられる。

【００５９】図５には、基板バックバイアス発生回路Ｖ
bb−ＧＥＮに用いられるポンピング回路ＰＵＭＰ２の他
の一実施例の回路図が示されている。この実施例では、
ＭＯＳＦＥＴＱ１（Ｑ２）が、ＭＯＳＦＥＴＱ５（Ｑ
６）と同様に他方の入力パルスＯＳＢ（ＯＳＴ）を受け
る駆動用インバータ回路Ｎ２（Ｎ１）の出力信号により
制御される。また、ＭＯＳＦＥＴＱ１，Ｑ５（Ｑ２，Ｑ
６）ゲート電圧を早いタイミングで引き抜くＭＯＳＦＥ
ＴＱ７（Ｑ８）が設けられる。このＭＯＳＦＥＴＱ７
（Ｑ８）は、ゲートとドレインとが共通接続されてダイ
オード形態にされるとともに、バックゲートに自身の入
力パルスＯＳＴ（ＯＳＢ）を受ける駆動用インバータ回
路Ｎ１（Ｎ２）の出力信号が供給されることにより、Ｍ
ＯＳＦＥＴＱ１と相補的にスイッチ制御される。これに
より、入力パルスＯＳＴ（ＯＳＢ）に応じて駆動用イン
バータ回路Ｎ１（Ｎ２）の出力信号がロウレベルに変化
するときＭＯＳＦＥＴＱ１（Ｑ２）がオン状態からオフ
状態に切り換わりを早くできるから、効率よく基板電位
を負電位に引き抜くことができる。

【００６０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）電圧検出回路の出力信号により動作が制御され
る高い周波数のパルス信号を発生させる第１の発振回路
と定常的に動作させられる低い周波数のパルス信号を発
生させる第２の発振回路を設け、動作モードに応じて上
記高い周波数とされたパルス信号、低い周波数とされた
パルス信号又は外部から入力され若しくは内部で形成さ
れた所定の動作タイミング信号に基づいて形成されたパ
ルス信号をセレクタにより選択的に取り出し、基板バッ
クバイアス電圧又は内部動作電圧に対して昇圧された高
電圧を形成するポンピング回路を動作させ、１つのポン
ピング回路に入力されるパルス信号の周波数を動作モー
ドに応じて切り換えて電流供給能力を調整することによ
り、サブ回路の削除により占有面積を小さくできるとと
もに、メイン回路の大きな容量値のキャパシタを用いる
ことに応じてリーク電流を補うような動作モードでのパ
ルス信号の周波数を低くできることに応じて低消費電力
化を図るこたとができるという効果が得られる。

【００６１】（２）上記基板バックバイアス電圧と昇
圧された高電圧を形成する２つのポンピング回路を内蔵
するダイナミック型ＲＡＭにおいて、第２の発振回路を
共通に用いることにより、いっそうの回路の簡素化と低
消費電力化を図ることができるという効果が得られる。

【００６２】（３）上記基板バックバイアス電圧を形
成するポンピング回路を電源投入時のの他にバーンイン
テストのときも動作させることにより、バーンインテス
ト時のラッチアップを防止することができるという効果
が得られる。

【００６３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダイ
ナミック型ＲＡＭは基板バックバイアス電圧のみを内蔵
するもの、あるいは昇圧電圧発生回路のみを内蔵するも
のであってもよい。１つのポンピング回路により入力さ
れるパルス信号の周波数を切り換える回路は、それぞれ
の動作モードやダイナミック型ＲＡＭの回路規模に応じ
て種々の実施形態を採ることができる。ダイナミック型
ＲＡＭは、メモリセルとしてダイナミック型メモリセル
を用いるものをいい、入出力インターフェイスをスタテ
ィック型ＲＡＭと互換性を持たせたような擬似スタティ
ック型ＲＡＭと呼ばれるようなもの、入出力部にシリア
ル入出力機能を持たせた画像処理用等の特定用途に向け
られるものも含むものであることはいうまでもない。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電圧検出回路の出力信号に
より動作が制御される高い周波数のパルス信号を発生さ
せる第１の発振回路と定常的に動作させられる低い周波
数のパルス信号を発生させる第２の発振回路を設け、動
作モードに応じて上記高い周波数とされたパルス信号、
低い周波数とされたパルス信号又は外部から入力され若
しくは内部で形成された所定の動作タイミング信号に基
づいて形成されたパルス信号をセレクタにより選択的に
取り出し、基板バックバイアス電圧又は内部動作電圧に
対して昇圧された高電圧を形成するポンピング回路を動
作させ、１つのポンピング回路に入力されるパルス信号
の周波数を動作モードに応じて切り換えて電流供給能力
を調整することにより、サブ回路の削除により占有面積
を小さくできるとともに、メイン回路の大きな容量値の
キャパシタを用いることに応じてリーク電流を補うよう
な動作モードでのパルス信号の周波数を低くできること
に応じて低消費電力化を図るこたとができる。

【図面の簡単な説明】

【図１】この発明に係る基板電圧発生回路と昇圧電圧発
生回路との一実施例を示すブロック図である。

【図２】図１の基板電圧発生回路に対応した詳細ブロッ
ク図である。

【図３】図１の昇圧電圧発生回路に対応した詳細ブロッ
ク図である。

【図４】基板バックバイアス電圧を形成するポンピング
回路の一実施例を示す具体的回路図である。

【図５】基板バックバイアス電圧を形成するポンピング
回路の他の一実施例を示す具体的回路図である。

【図６】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示す全体ブロック図である。

【符号の説明】

ＶＤＥＴ１，ＶＤＥＴ２…電圧検出回路、ＯＳＣ１〜Ｏ
ＣＳ３…発振回路、ＶＧ…基準電圧発生回路、ＰＵＭＰ
１，ＰＵＭＰ２…ポンピング回路、ＳＥＬ１，ＳＥＬ２
…セレクタ、ＴＧ１，ＴＧ２…タイミング発生回路、Ｃ
Ｂ１，ＣＢ２…制御入力バッファ、ＡＤＢ…アドレスバ
ッファ、ＡＴＤ…アドレス信号変化検出回路、ＰＤＥＴ
…電源投入検出回路、ＢＤＥＴ…バーンイン検出回路、
ＣＯＵＮＴ…バイナリーカウンタ回路、ＣＯＮＴ…制御
回路、Ｑ１〜Ｑ８…Ｎチャンネル型ＭＯＳＦＥＴ、Ｃ１
〜Ｃ４…キャパシタ、Ｎ１〜Ｎ４…インバータ回路。１…メモリマット、２…センスアンプ、３…Ｘデコー
ダ、４…マット制御信号発生回路、５…Ｙ選択回路、6
…ワードクリア回路、７…メインアンプ、８…内部降圧
回路（センスアンプ用）、９Ａ〜９Ｃ…入力パッドエリ
ア、１０…Ｘ系回路と、１１…ＲＡＳ系制御信号回路、
１２…ＷＥ系信号制御回路、１３…Ｙ系回路１４…ＣＡ
Ｓ系制御信号回路、１５…テスト回路、１６…基準電圧
発生回路、１７…内部降圧回路、１８…基板電圧発生回
路、１９…データ出力バッファ回路、２０…データ入力
バッファ回路、２１…昇圧電圧発生回路。

フロントページの続き (72)発明者鈴木智博茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者飯塚百合子茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内

Claims

【特許請求の範囲】

【請求項１】電圧検出回路の出力信号により動作が制
御される高い周波数のパルス信号を発生させる第１の発
振回路と、定常的に動作させられる低い周波数のパルス
信号を発生させる第２の発振回路と、動作モードに応じ
て上記高い周波数とされたパルス信号、低い周波数とさ
れたパルス信号又は外部から入力され若しくは内部で形
成された所定の動作タイミング信号に基づいて形成され
たパルス信号を選択的に出力させるセレクタと、このセ
レクタを通したパルス信号を受けて基板バックバイアス
電圧又は内部動作電圧に対して昇圧された高電圧を形成
するポンピング回路とを備えてなることを特徴とするダ
イナミック型ＲＡＭ。
【請求項２】上記第２の発振回路は上記基板バックバ
イアス電圧と昇圧された高電圧を形成する２つのポンピ
ング回路に共通に用いられるものであることを特徴とす
る請求項１のダイナミック型ＲＡＭ。
【請求項３】上記基板バックバイアス電圧を形成する
ポンピング回路に対応して設けられる第１の発振回路の
制御信号を形成する電圧検出回路は、電源投入時の電源
電圧を検出する回路と、バーンインテストのときの電源
電圧を検出する回路からなるものであることを特徴とす
る請求項１又は請求項２のダイナミック型ＲＡＭ。
【請求項４】上記昇圧された高電圧を形成するポンピ
ング回路に対応して設けられる第１の発振回路の制御信
号を形成する電圧検出回路は、基準電圧を受けて昇圧す
べき電圧を監視する回路を含むものであることを特徴と
する請求項１又は請求項２のダイナミック型ＲＡＭ。