DE69123782T2

DE69123782T2 - Programmierbare nichtflüchtige Hochgeschwindigkeitsnurlesespeicheranordnung, die mittels selektiver Dotierungstechnik hergestellt wird

Info

Publication number: DE69123782T2
Application number: DE69123782T
Authority: DE
Inventors: Yasuko Hori; Masaaki Kuzuhara
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1990-05-22
Filing date: 1991-05-17
Publication date: 1997-07-10
Anticipated expiration: 2011-05-18
Also published as: EP0458212B1; EP0458212A3; EP0458212A2; DE69123782D1; US5272372A

Description

Die Erfindung betrifft eine nichtflüchtige Halbleiterspeicheranordnung und insbesondere die Bauweise einer nichtflüchtigen Halbleiterspeicherzelle, die unter Verwendung einer selektiven Dotierungstechnik auf einer Aluminium-Gallium-Arsenid/Gallium-Arsenid-Heterostruktur ausgebildet ist.

BESCHREIBUNG DES STANDES DER TECHNIK

EEPROM-Zellen (Electrically Erasable and Programmable Read Only Memory; elektrisch löschbare und programmierbare Nur- Lese-Speicher) werden in solche mit erdfreier (floating) Gatebauweise oder mit MNOS-Bauweise (Metal-Nitride-Oxide- Semiconductor; Metall-Nitrid-Oxid-Halbleiter) unterteilt. Ein typisches Beispiel eines EEPROM's vom Typ mit erdfreiem Gate wurde von William S. Johnson in "A 16Kb Electrically Erasable Nonvolatile Memory", 1980, IEEE International Solid-State Circuits Conference, Thursday, 14. Februar 1980, Seiten 152 und 153, vorgeschlagen; und T. Hagiwara u.a. haben einen EEPROM vom MNOS-Typ in "A 16Kbit Electrically Erasable PROM Using n-Channel Si-Gate MNOS Technology", IEEE Journal of Solid-State Circuits Conference, Vol SC-15, Nr. 3, Juni 1980, Seiten 346 bis 353 vorgeschlagen.
Ein weiteres Beispiel einer Hochgeschwindigkeit-Speicheranordnung unter Verwendung von MOSFETs ist aus EP-A-0 202 755 bekannt.
Fig. 1 zeigt die auf einem Siliziumsubstrat 1 vom p-Typ hergestellte Struktur mit erdfreiem Gate. Auf dem Siliziumsubstrat 1 vom p-Typ wird selektiv ein dicker Feldoxidfilm 2 gewachsen, der eine aktive Fläche des Siliziumsubstrats 1 vom p-Typ umreißt. Die aktive Fläche wird selektiv mit Verunreinigungsatomen vom n-Typ dotiert, so daß stark dotierte Verunreinigungsgebiete 3a und 3b vom n-Typ erzeugt werden. Ein dünner Tunneloxidfilm 4 bedeckt das stark dotierte Verunreinigungsgebiet 3b vom n-Typ, und eine erdfreie Gateelektrode 5 aus Polysilizium erstreckt sich über den dünnen Tunneloxidfilm 4. Die erdfreie Gateelektrode 5 ist mit einem Zwischenpegeloxidfilm 6 bedeckt, der seinerseits von einer Steuergateelektrode 7 aus Polysilizium überlagert wird.
Der so hergestellte EEPROM vom Typ mit erdfreiem Gate wird zum Speichern einer Bitdateninformation in Form elektrischer Ladungen verwendet. Die Bitdateninformation wird in ihm unter Verwendung heißer Träger und des Fowler-Nordheim- Tunnelstroms gespeichert und gelöscht. Der Fowler-Nordheim- Tunnelstrom und die heißen Träger gelangen über den dünnen Tunneloxidfilm 4 und ermöglichen es der erdfreien Gateelektrode 5, elektrische Ladungen anzusammeln und zu entladen.
Andererseits ist die MNOS-Struktur aus einem Siliziumoxidfilm, der über der Fläche zwischen zwei stark dotieren Bereichen vom n-Typ ausgebildet ist, einem Siliziumnitridfilm, der auf dem Siliziumoxidfilm ausgebildet ist, und einem Polysiliziumfilm, der auf dem Siliziumnitridfilm vorgesehen ist, hergestellt, wie es in dem vorgenannten Papier dargestellt ist. Haftterme (trap levels) sind an der Grenze zwischen zwei verschiedenen Isolierfilmen, nämlich dem Siliziumoxidfilm und dem Siliziumnitridfilm, vorgesehen, und ein Bit der Dateninformation ist in Form elektrischer Ladungen gespeichert, die an der Grenze gefangen sind.
In jeder EEPROM-Zelle hängen die Speichercharakteristika stark von den Eigenschaften der Grenze zwischen dem Siliziumsubstrat und dem Siliziumoxidfilm ab, und die Kombination aus Silizium und Siliziumoxid erzeugt eine annehmbare Grenze für die EEPROM-Zelle.
Die EEPROM-Zellen nach dem Stand der Technik stellen die Systemcomposer jedoch nur schwer zufrieden, da sie eine niedrige Zugriffsgeschwindigkeit auf die in ihnen gespeicherten Dateninformations-Bits haben. Die Trägermobilität, die dem Halbleitersubstrat inhärent ist, ist ein dominierender Faktor für die Zugriffsgeschwindigkeit, und von den zusammengesetzten Halbleitern wird erwartet, daß sie schnellere EEPROM-Zellen bieten. Zum Beispiel ist die Trägermobilität bei Galliumarsenid fünf- bzw. sechsmal größer als bei Silizium. Aus diesem Grund ist ein EEPROM aus einem zusammengesetzten Halbleitersystem angesichts der Zugriffsgeschwindigkeit wünschenswert, jedoch bildet jedes isolierende Material nur schwer eine annehmbare Grenze gegenüber einem zusammengesetzten Halbleitermaterial, und somit ist ein zusammengesetzter Halbleiter, wie etwa Galliumarsenid, gegenwärtig weder für die Struktur mit erdfreiem Gate noch für die MNOS-Struktur anwendbar.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist deshalb eine wichtige Aufgabe der Erfindung, eine schnelle elektrisch löschbare und programmierbare Nur-Lese- Speicheranordnung zu erzeugen, die aus einem zusammengesetzten Halbleitermaterial zusammengesetzt ist.
Zur Lösung dieser Aufgabe der Erfindung wird erfindungsgemäß vorgeschlagen, einen Kanal eines Speichertransistors mittels eines I-V-Kollaps und dessen Wiederherstellung zu steuern.
Die erfindungsgemäße Aufgabe wird durch die Merkmale der Ansprüche 1, 8 und 9 gelöst.
Weitere Vorteile ergeben sich aus den Unteransprüchen.

ERFINDUNGSPRINZIP

Ein I-V-Kollaps (Strom-Spannungskollaps) wird in einer selektiv dotierten Aluminium-Gallium-Arsenid/Gallium-Arsenid- Struktur beobachtet (siehe "Anomalies in the Current-Voltage Characteristics" geschrieben von H. Morkoc und H. Unlu, Semidconductors and Semimetals, Vol 24, Seiten 168 bis 175, 1987, Academic Press Inc.), und der I-V-Kollaps ist als Absenkung der Kanalleitfähigkeit durch Erhöhen eines Vorlastspannungspegels bekannt. Genauer gesagt, ist eine Kanalschicht aus undotiertem Gallium-Arsenid über eine Elektronenzufuhrschicht aus Aluminium-Gallium-Arsenid (A0,3Ga0,7As) gelegt, die mit 2 x 10¹&sup8; cm&supmin;³ Siliziumatomen dotiert ist, und eine Gateelektrode ist auf der Elektronenzufuhrschicht vorgesehen. Die so hergestellte selektiv n&spplus;- dotierte Struktur aus AlGaAs/i-GaAs moduliert die Kanalleitfähigkeit mit einem Vorlastspannungspegel an dem Drain- Anschluß. Fig. 2 zeigt eine normierte Kanalleitfähigkeit in Abhängigkeit von einem Belastungsspannungspegel zwischen den Source- und Drainknoten der selektiv n&spplus;-dotierten Struktur aus AlGaAs/i-GaAs mit einer Kanallänge von etwa 0,25 µm. Die selektiv n&spplus;-dotierte Struktur aus AlGaAs/i- GaAs wird auf 77 Kelvin gekühlt und die Vorlastbelastung wird für 100 Sekunden angelegt. Die normierte Kanalleitfähigkeit ist als Verhältnis einer Kanalleitfähigkeit nach dem Anlegen der Vorlastbelastung im Dunkeln in bezug auf die Kanalleitfähigkeit ohne Anlegen irgendeiner Belastungsspannung definiert. Die Kanalleitfähigkeit ohne jeglichen Belastungsspannungspegel ist so groß wie die optische Strahlung. Wenn sich der Belastungsspannungspegel von 0 auf etwa 1 Volt erhöht, sinkt die normierte Kanalleitfähigkeit im wesentlichen auf 0. Dieses Phänomen, nämlich das Verschwinden der Kanalleitfähigkeit, ist als "I-V-Kollaps" bekannt. Der I-V-Kollaps wird wie folgt beschrieben. Das starke elektrische Feld um die Drainseite der Gateelektrode herum beschleunigt nämlich die Elektronen, die entlang der undotierten Gallium-Arsenid-Kanalschicht injiziert werden, und die so beschleunigten heißen Elektronen werden in die Elektronenzufuhrschicht übertragen und durch den Niederenergiepegel mit hoher Dichte (der als "DX-Pegel" bezeichnet wird) gefangen, welcher in dem n&spplus;-Aluminium-Gallium-Arsenidfilm angeordnet ist. Das Ergebnis ist eine Modulation des Drainstroms.
Die Anmelder bzw. die Erfinder haben Untersuchungen über den I-V-Kollaps vorgenommen und herausgefunden, daß die normierte Kanalleitfähigkeit sich allmählich von dem Kollapszustand erholt, nachdem der Drain-Belastungsspannungspegel von etwa 1,6 Volt angelegt wird. Während der Belastungsspannungspegel zwischen 1,0 und 1,4 Volt verbleibt, bleibt die normierte Kanalleitfähigkeit bei etwa 0. Wenn jedoch der Belastungsspannungspegel 1,6 Volt übersteigt, so erhöht sich die normierte Kanalleitfähigkeit allmählich von 0. Wenn der Belastungsspannungspegel etwa 3 Volt erreicht, hat sich die normierte Kanalleitfähigkeit auf etwa 70% des Anfangswerts (siehe Fig. 2) erholt. Die Erfinder gehen davon aus, daß das starke elektrische Feld aufgrund der hohen Belastungsspannung den tiefen DX-Pegel ionisiert und daß der positiv ionisierte tiefe DX-Pegel die Wiederherstellung von dem I-V-Kollaps ermöglicht. Die hohe Kanalleitfähigkeit tritt in Anwesenheit eines Belastungsspannungspegels von etwa 3 Volt auf, und der Belastungsspannungspegel von etwa 1,2 Volt erzeugt die niedrige Kanalleitfähigkeit. Auch wenn der Belastungsdrainspannungspegel von der selektiv dotierten Struktur entfernt wird, wird die niedrige und hohe Kanalleitfähigkeit konserviert, soweit keine optische Strahlung auf die selektiv dotierte Struktur fällt. Das Wiederherstellen von dem Kollaps und die Aufrechterhaltung der Kanalleitfähigkeit waren bis jetzt nicht bekannt und Ermöglichen die Herstellung einer neuen nichtflüchtigen programmierbaren Nur-Lese-Speicherzelle.
Die Erfindung beruht auf der Entdeckung der Anmelder, daß die Kanalleitfähigkeit sich von dem I-V-Kollaps erholt und daß die Kanalleitfähigkeit konserviert wird, wobei der Logik-"0"-Pegel und der Logik-"1"-Pegel den hohen und den niedrigen Kanalleitfähigkeiten zugeordnet sind.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Merkmale und Vorteile der nichtflüchtigen programmierbaren Nur-Lese-Speicheranordnung entsprechend der Erfindung werden aus der folgenden Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen deutlich verstanden, in denen zeigt:
Fig. 1 eine Querschnittsansicht, die die Struktur der be kannten elektrisch löschbaren und programmierbaren Nur-Lese-Speicheranordnung mit erdfreiem Gate zeigt;
Fig. 2 eine Kurve, die die normierte Kanalleitfähigkeit in Abhängigkeit von der Belastungsspannung zwischen dem Sourceanschluß und dem Drainanschluß der selektiv dotierten Struktur zeigt;
Fig. 3 ein Äquivalentschaltdiagramm, das die Anordnung eines nichtflüchtigen Speicherzellenarrays zeigt, der in einer erfindungsgemäßen nichtflüchtigen programmierbaren Nur-Lese-Speicheranordnung inkorporiert ist;
Fig. 4 ein Diagramm, das das Layout eines Arrays der in Fig. 3 gezeigten nichtflüchtigen programmierbaren Nur-Lese-Speicherzellen zeigt;
Fig. 5 eine Querschnittsansicht, die die Struktur der nichtflüchtigen programmierbaren Nur-Lese- Speicherzellen zeigt, die einen Teil des Arrays bilden;
Fig. 6 ein Äquivalentschaltdiagramm, das die Anordnung einer weiteren erfindungsgemäßen nichtflüchtigen programmierbaren Nur-Lese-Speicheranordnung zeigt;
Fig. 7 ein Diagramm, das das Layout eines Arrays der in Fig. 6 gezeigten nichtflüchtigen programmierbaren Speicherzellen zeigt;
Fig. 8 eine Querschnittsansicht, die die Struktur der nichtflüchtigen programmierbaren Speicherzellen zeigt, die einen Teil des Arrays bilden, welcher der in Fig. 6 gezeigten nichtflüchtigen programmierbaren Nur-Lese-Speicheranordnung inkorporiert ist;
Fig. 9A - 9F Querschnittsansichten, die die Sequenz eines Verfahrens zur Herstellung der in Fig. 8 gezeigten nichtflüchtigen programmierbaren Nur-Lese-Speicheranordnung zeigen;
Fig. 10 eine Querschnittsansicht, die die Struktur der nichtflüchtigen programmierbaren Speicherzellen zeigt, die in einer weiteren erfindungsgemäßen nichtflüchtigen programmierbaren Nur-Lese-Speicheranordnung inkorporiert sind; und
Fig. 11a - 11c Querschnittsansichten, die die wesentlichen Schritte eines Verfahrens zur Herstellung der in Fig. 10 gezeigten nichtflüchtigen programmierbaren Nur-Lese-Speicheranordnung zeigen.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

In Fig. 3 der Zeichnungen umfaßt ein Speicherzellenarray 11, der in einer die Erfindung verkörpernden nichtflüchtigen programmierbaren Nur-Lese-Speicheranordnung inkorporiert ist, eine Mehrzahl nichtflüchtiger programmierbarer Speicherzellen M11, Mn, Mm1 und Mmn, die in Matrixform angeordnet sind, eine Mehrzahl Wortleitungen W1 bis Wm, die jeweils mit den Zeilen der nichtflüchtigen programmierbaren Speicherzellen M11 bis Mmn gekoppelt sind, eine Mehrzahl Bitleitungen B1 bis Bn, die jeweils mit den Spalten der nichtflüchtigen programmierbaren Speicherzellen M11 bis Mmn gekoppelt sind. Obwohl es in der Zeichnung nicht dargestellt ist, ist das Speicherzellenarray 11 mit peripheren Schaltungen, wie einem Zeilenadressendekoder zum wahlweisen Betrieb der Wortleitungen W1 bis Wn, einem Spaltenselektor zum Zwischenverbinden einer der Bitleitungen B1 bis Bn mit einem Leseverstärker, einem Ausgabezwischenspeicher und einer Dateneinschreibschaltung verbunden.
Jede der nichtflüchtigen programmierbaren Speicherzellen Mli bis Mmn ist zwischen der zugehörigen Bitleitung B1 bzw. Bn und einer Masseleitung geschaltet, und der Kanalbereich derselben hat in Abhängigkeit von einem darin gespeicherten Datenbit entweder eine hohe oder niedrige Leitfähigkeit. In der folgenden Beschreibung werden die hohen und niedrigen Leitfähigkeiten jeweils als Logik-"1"-Pegel bzw. Logik-"0"- Pegel bezeichnet, und ein Datenbit des Logik-"0"-Pegels ist gleichbedeutend mit einem gelöschten Zustand. Jede der Wortleitungen W1 bis Wm ist mit den Gateelektroden der zugehörigen nichtflüchtigen programmierbaren Speicherzellen Mli bis Mmn gekoppelt und liefert einen aktiven Pegel an die Gateelektroden der zugehörigen nichtflüchtigen programmierbaren Speicherzellen M11 bis Mmn. Wenn die nichtflüchtiqen programmierbaren Speicherzellen Mli bis Mmn die niedrige Leitfähigkeit haben, tritt kein Leitfähiger Kanal in Anwesenheit eines aktiven Pegels auf. Der aktive Pegel ermöglicht jedoch den nichtflüchtigen programmierbaren Speicherzelien mit der hohen Leitfähigkeit M11 bis Mmn ANgeschaltet zu werden, und Strom fließt von der zugehörigen Bitleitung in die Masseleitung. Mit angeschaltetem Zeilenadressendekoder und Spaitenselektor wird eine der nichtflüchtigen programmierbaren Speicherzelien M11 bis Mmn aus dem Speicherzellenarray 11 ausgewählt. Wenn die ausgewählte nichtflüchtige programmierbare Speicherzelle eine hohe Leitfähigkeit hat, wird der Strom durch den Leseverstärker detektiert, und der Ausgabezwischenspeicher liefert ein Ausgabedatensignal mit dem Logik-"1"-Pegei an eine externe Schaltung. Andererseits wird, wenn die ausgewählte nichtflüchtige programmierbare Speicherzelle die niedrige Leitfähigkeit hat, kein Strom durch den Leseverstärker detektiert, und der Ausgabezwischenspeicher verschiebt das Ausgabedatensignai auf den Logik-"0"-Pegel.
Fig. 3 zeigt die Äquivalentschaltung des Speicherzellenarrays 11, jedoch sind das Speicherzellenarray 11, die Wortleitungen W1 bis Wm und die Bitleitungen B1 bis Bn, wie in Fig. 4 dargestellt angeordnet. Zwei der nichtflüchtigen programmierbaren Speicherzellen M11 und M21 oder Min und M2n sind mit der zugehörigen Bitleitung Bl bis Bn über eine Zwischenpegeiverdrahtung 12a oder 12b verbunden, die durch ein Kontaktfenster (nicht gezeigt) durchläuft. Die in Fig. 4 gezeigte Anordnung erhöht die Integrationsdichte der nichtflüchtigen programmierbaren Nur-Lese-Speicheranord nung, da die Zahl der Kontaktiöcher im Vergleich mit einer Anordnung verringert wird, bei der jede nichtflüchtige programmierbare Speicherzelle mit der zugehörigen Bitleitung über ein Kontaktioch verbunden ist, das in einem Zwischenpegelisolierfum ausgebildet ist.
In Fig. 5 der Zeichnungen ist die nichtflüchtige programmierbare Nur-Lese-Speicheranordnung auf einem semi-isolierenden Gallimum-Arsenid-Substrat 13 hergestellt. Eine Kanaischicht 14 aus hochreinem gezielt undotiertem Gallimum- Arsenid ist über dem semi-isolierenden Gallimum-Arsenid- Substrat 13 ausgebildet und etwa 200 nm dick. Auf der Kanalschicht 14 ist eine epitaxial gewachsene Elektronenzufuhrschicht 15, die aus stark dotiertem Aluminium-Gallium-Arsenid vom n-Typ ist, das mit Siliziumatom mit 2 x 10¹&sup8; cm&supmin;³ dotiert ist. Hierbei ist die Elektronenzufuhrschicht 15 in der Größenordnung von 50 nm, und das Aluminium-Gallium-Arsenid hat die chemische Zusammensetzung, die mit Al0,3Ga0,7As dargestellt ist. Die Kanalschicht 14 und die Elektronenzufuhrschicht 15 bilden zusammen eine selektiv dotierte Struktur aus zusammengesetzten Halbleitermaterialien.
Die Eiektronenzufuhrschicht 15 ist teilweise mit stark dotierten Gallimum-Arsenid-Blöcken 16 vom n-Typ überlegt, und Vertiefungen sind durch die stark dotierten Gallimum-Arsenid-Blöcke 16 vom n-Typ begrenzt, um die Elektronenzufuhrschicht 15 freizusetzen. Die stark dotierten Gallimum-Arsenid-Blöcke 16 vom n-Typ sind ebenfalls mit Siliziumatomen mit etwa 3 x 10¹&sup8; cm&supmin;³ dotiert und haben eine Dicke von etwa 80 nm. Die Kanaischicht 14, die Elektronenzufuhrschicht 15 und die stark dotierte Gallimum-Arsenid- Schicht vom n-Typ sind epitaxial unter Verwendung einer Molekularstrahlepitaxie oder einer metallorganischen chemischen Dampfdepositionstechnik gewachsen, und die Vertiefungen sind in der stark dotierten Gallimum-Arsenid-Schicht vom n-Typ mittels Lithographieverfahren gefolgt von einer Ätzstufe ausgebildet. Die Ätzstufe ist entweder als Naß- oder als Trockenätzverfahren ausgebildet, und eine Lösung, die Phosphorsäure (H&sub3;PO&sub4;) enthält, oder eine Gasmischung, die Chlor (Cl&sub2;) enthält, wird als Ätzmittel in der Ätzstufe verwendet.
Auf der Elektronenzufuhrschicht 15, die den Vertiefungen ausgesetzt ist, sind Gateelektroden 17a und 17b ausgebildet, die aus einer Titanaluminiumiegierung (Ti-Al) gebildet sind. Die Titanaluminiumiegierung wird nämlich über die gesamte Oberfläche abgelagert, und unter Verwendung eines Photolithographiesystems oder eines Elektronenstrahlbelichtungssystems mit einem Muster versehen. Der Titanaluminiumlegierungsfilm wird selektiv entfernt, und die Gateelektroden 17a und 17b sind auf der freigelegten Oberfläche der Elektronenzufuhrschicht 15 vorgesehen. Hierbei ist die Kanallänge auf etwa 0,25 µm eingestellt.
Eine gemeinsame Drainelektrode 18 und Sourceelektroden 19a und 19b sind auf der stark dotierten Gallimum-Arsenid- Schicht 16 vom n-Typ ausgebildet und sind aus einer Gold- Germanium-Nickel-Legierung (Au-Ge-Ni) hergestellt. Die Gold-Germanium-Nickei-Legierung ist mittels einer Verdampfungstechnik abgelagert und dann mit einem Muster versehen, um eine gemeinsame Drainelektrode 18 und die Sourceelektroden 19a und 19b auszubilden. Die Gold-Germanium-Nikkel-Legierungsplatten 18, 19a und 19b werden bei 420ºC getempert. Die Kanalschicht 14, die Elektronenzufuhrschicht 15, die stark dotierte Gallimum-Arsenid-Schicht 16 vom n- Typ, die Gateelektroden 17a und 17b, die gemeinsame Drainelektrode 18 und die Sourceelektroden 19a und 19b bilden Feideffekttransistoren mit einer selektiv dotierten Struktur, die als nichtflüchtige programmierbare Speicherzellen M11 und M12 dienen. Die Feldeffekttransistoren werden im Verarmungsmodus mit einem Schweilenspannungspegel von etwa 0,8 Volt betrieben.
Ein erster Zwischenpegelisolierfilm 20 aus Siliziumdioxid ist über der gesamten Oberfläche der Struktur abgelagert und Kontaktlöcher sind in dem ersten Zwischenpegelisolierfilm 20 ausgebildet, so daß die Gateelektroden 17a und 17b, die gemeinsame Drainelektrode 18 und die Sourceelektroden 19a und 19b freigesetzt sind. Ein Maskierungsmuster ist auf dem ersten Zwischenpegelisolierfiim 20 mittels eines Lithographieverfahrens ausgebildet, und ein leitfähiges Material, wie etwa Titan-Platin-Gold oder Aluminium, ist über der gesamten Oberfläche abgelagert. Wenn die Maskierungsmaske entfernt wird, verbleiben die Masseleitungen 21a und 21b, die Wortleitungen W1 und W2 und die Zwischenpegelverdrahtung 12a auf dem ersten Zwischenpegelisolierfilm 20.
Ein zweiter Zwischenpegelisolierfilm 22 aus Siliziumdioxid wird über der gesamten Oberfläche der Struktur ausgebildet, und ein Kontaktloch wird über der Zwischenpegelverdrahtung 12a ausgebildet. Erneut wird ein Maskierungsmuster auf dem zweiten Zwischenpegelisolierfiim 22 ausgebildet und ein leitfähiges Material, wie etwa Titan-Platin-Gold oder Aluminium auf dem zweiten Zwischenpegelisolierfilm 22 abgelagert. Das Maskierungsmuster wird entfernt, und die Bitleitung B1 verbleibt auf dem zweiten Zwischenpegelisolierfilm 22.
Die so ausgestaltete nichtflüchtige programmierbare Nur- Lese-Speicheranordnung wird auf etwa 77 Kelvin abgekühlt und im Dunkeln verwendet. Die nichtflüchtige programmierbare Nur-Lese-Speicheranordnung ist jedoch bei anderen Temperaturen insoweit verwendbar, als die andere Temperatur nicht höher als 150 Kelvin liegt. Um den gelöschten Zustand in der nichtflüchtigen programmierbaren Speicherzelle M11 auszubilden, werden an die Wortleitung W1 und die Bitleitung B1 etwa 0,5 Volt bzw. 1,5 Volt angelegt, und ein starkes elektrisches Feld, das sich von der gemeinsamen Drainelektrode 18 erstreckt, erlaubt es heißen Elektronen in die Elektronenzufuhrschicht 15 aus Aluminium-Gallium-Arsenid injiziert zu werden. Die heißen Elektronen werden durch den Niederenergiepegel mit hoher Dichte DX gefangen, und der I- V-Kollaps findet statt. Dies führt zu einer niedrigen Kanalleitfähigkeit, und die nichtflüchtige programmierbare Speicherzelle M11 tritt in den gelöschten Zustand ein. Die nichtf lüchtige programmierbare Speicherzelle M11, die so in dem gelöschten Zustand festgelegt ist, speichert ein Datenbit mit dem Logik-"0"-Pegel.
Wenn an die Wortleitung W1 und die Bitleitung B1 0,5 Volt bzw. 3,5 Volt angelegt werden, wird der Niederenergiepegel mit hoher Dichte DX ionisiert, und der Feldeffekttransistor mit selektiv dotierter Struktur erholt sich von dem I-V- Kollaps. Dies führt dazu, daß die nichtflüchtige programmierbare Speicherzelle M11 erneut in den leitfähigen Zustand gelangt und ein Datenbit mit Logik-"1"-Pegel in der nichtflüchtigen programmierbaren Speicherzelle M11 gespeichert ist.
Wenn das Datenbit aus der nichtflüchtigen programmierbaren Speicherzelle M11 ausgelesen wird, wird die Wortleitung W1 auf einen aktiven Pegel von etwa 0,5 Volt gebracht, und an die Bitleitung B1 werden 0,5 Volt angelegt. Wenn das darin gespeicherte Datenbit den Logik-"1"-Pegel hat, ist die nichtflüchtige programmierbare Speicherzelle M11 in dem hochleitfähigen Zustand, und ein Strom fließt von der Bitleitung B1 zur Masseleitung 21a. Wenn jedoch das Datenbit den Logik-"0"-Pegel hat, fließt kein Strom durch die nichtflüchtige programmierbare Speicherzelle M11. Da die nicht ausgewählten Wortleitungen W2 bis Wm unter dem Schwellenspannungspegel von -0,8 Volt verbleiben, haben die nichtflüchtigen programmierbaren Speicherzellen keinen Einfluß auf den Spannungspegel der zugehörigen Bitleitungen B1 bis Bn. Wie vorangehend beschrieben wurde, überprüft der Leseverstärker die Bitleitung B1, um zu sehen, ob der Strom fließt oder nicht, und der Ausgabezwischenspeicher liefert das Ausgabedatensignal an die externe Schaltung.
Wie aus der vorangehenden Beschreibung ersichtlich ist, speichert die erfindungsgemäße nichtflüchtige programmierbare Speicherzelle ein Datenbit mittels der selektiv dotierten Struktur aus zusammengesetzen Halbleitermaterialien. Da die nichtflüchtigen programmierbaren Speicherzellen jeweilige Kanäle haben, die in dem hochreinen gezielt undotierten Gallimum-Arsenid ausgebildet sind, ist die Zugriffsgeschwindigkeit auf die Datenbits deutlich verbessert. Bei der ersten Ausführungsform ist jede der nichtflüchtigen programmierbaren Speicherzellen mittels eines einzelnen Feldeffekttransistors ausgebildet, wobei das Speicherzellenarray 11 mit hoher Integrationsdichte auf einem kleinen Substrat 13 verwirklicht ist, was für einen extrem hohen Integrationsgrad wünschenswert ist.

Zweite Ausführungsform

In Fig. 6 der Zeichnungen wird ein Speicherzellenarray 31, der in einer weiteren nichtflüchtigen programmierbaren Nur- Lese-Speicheranordnung inkorporiert ist, dargestellt. Das Speicherzellenarray 31 ist aus einer Mehrzahl nichtflüchtiger programmierbarer Speicherzellen M11, M1n, Mn1 und Mmn, die in Zeilen und Spalten angeordnet sind, gebildet und mit einer Mehrzahl Wortleitungen W1 bis Wm und einer Mehrzahl Bitleitungen B1 bis Bn verbunden. Obwohl periphere Schaltungen im Zusammenhang mit dem Speicherzellenarray 31 - ähnlich der ersten Ausführungsform - vorgesehen sind, wird im Anschluß keine genaue Beschreibung hiervon gegeben, da diese peripheren Schaltungen das Ziel der Erfindung nicht direkt betreffen.
Jeweils zwei nichtflüchtige programmierbare Speicherzellen M11 und M21 oder Min und M2n des Speicherzellenarrays 31 sind mit der zugehörigen Bitleitung B1 bzw. Bn über eine Zwischenpegelverdrahtung 32a bzw. 32b verbunden, wie es in Fig. 7 gezeigt ist, und die Zeilen der nichtflüchtigen programmierbaren Speicherzellen sind mit der Masseleitung 33a bzw. 33b verbunden. Das in Fig. 7 gezeigte Layout erhöht die Integrationsdichte des Speicherzellenarrays 31 aufgrund einer kleineren Zahl von Kontaktiöchern.
Jede der nichtflüchtigen programmierbaren Speicherzellen M11 bis Mmn ist mittels einer Reihenschaltung eines Umschalttransistor ST und eines Speichertransistors MT gebildet, die zwischen der Zwischenpegelverdrahtung 32a oder 32b und der zugehörigen Masseleitung 33a oder 33b geschaltet sind, und der Umschalttransistor ST wird durch die zugehörige Wortleitung W1 oder W2 geschaltet. Jede der nichtflüchtigen programmierbaren Speicherzellen M11 bis Mmn hat eine Gateelektrode, die mit der zugehörigen Sourceelektrode verbunden ist, wie es in den Fig. 6 und 7 gezeigt ist.
Genauer gesagt, ist das Speicherzellenarray 31 auf einem semi-isolierenden Gallimum-Arsenid-Substrat 34 ausgebildet, und eine Kanalschicht 35 aus hochreinem gezielt undotiertem Gallimum-Arsenid ist auf dem semi-isolierenden Substrat 34 gewachsen. Die Kanalschicht 35 ist hierbei etwa 200 nm. Auf der Kanalschicht 35 ist eine Elektronenzufuhrschicht 36 gewachsen, die aus einem stark dotierten Aluminium-Gallium- Arsenid (Al0,3Ga0,7As) vom n-Typ gebildet ist. Das Aluminium-Gallium-Arsenid vom n-Typ ist mit Siliziumatomen mit etwa 2 x 10¹&sup8; cm&supmin;³ dotiert und etwa 50 nm dick. Die Elektronenzufuhrschicht 36 ist teilweise mit stark dotierten Gallimum-Arsenid-Blöcken 37 vom n-Typ bedeckt, die ebenfalls mit Siliziumatomen mit etwa 3 x 10¹&sup8; cm&supmin;³ dotiert sind. Jeder der stark dotierten Gallimum-Arsenid-Blöcke 37 vom n-Typ hat eine Dicke in der Größe von 80 nm. Da Sourceabschnitte der Elektronenzufuhrschicht 36 leicht weggeätzt sind, umgrenzen die stark dotierten Gallimum-Arsenid-Blöcke 37 vom n-Typ tiefe Vertiefungen und flache Vertiefungen, und Gateelektroden aus einer Titanaluminiumlegierung 38a, 38b, 38c und 38c stehen in Kontakt mit der freigesetzten Elektronenzufuhrschicht 36 in den tiefen und flachen Vertiefungen. Die Gateelektroden 38b und 38c bilden Teile der Umschalttransistoren ST der nichtflüchtigen programmierbaren Speicherzellen Mli und M12, und die Gateelektroden 38a und 38d werden für die Speichertransistgren MT verwendet. Hier ist die Kanallänge jedes Umschalttransistors ST und des Speichertransistors MT etwa 0,25 µm. Da die Gateelektroden 38b und 38c auf den dünnen Abschnitten der Elektronenzufuhrschicht 36 vorgesehen sind, sind die Umschalttransistoren ST in einem Anreicherungsmodus betreibbar, und die Schwellenspannung liegt bei etwa 0,2 Volt. Die Gateelektroden 38a und 38d auf dem dicken Abschnitt erlauben jedoch, die Speichertransistoren MT in einem Verarmungsmodus zu betreiben, und der Schwellenspannungspegel liegt bei -1,4 Volt.
Die Source- und Drainelektroden aus Gold-Germanium-Nickel (Au-Ge-Ni) 39a, 39b, 39c, 39d und 39e stehen jeweils in Kontakt mit den stark dotierten Gallimum-Arsenid-Blöcken 37 vom n-Typ, und ein erster Zwischenpegelisolierfilm 40 aus Siliziumdioxid bedeckt die Gateelektroden 38a bis 38d und die Source- und Drainelektroden 39a bis 39e. Kontaktlöcher sind im ersten Zwischenpegelisolierfilm 40 ausgebildet, und die Masseleitungen 33a und 33b, die Zwischenpegelverdrahtung 32a und die Wortleitungen W1 und W2 stehen jeweils in Kontakt mit den Sourceelektroden 39a und 39e, der Drainelektrode 39c und den Gateelektroden 38b und 38c. Obwohl es in den Zeichnungen nicht gezeigt ist, sind die Gateelektroden 38a und 38d jeweils mit den Sourceelektroden 39a und 39e verbunden.
Ein zweiter Zwischenpegelisolierfilm 41 bedeckt den ersten Zwischenpegelisolierfilm 40, die Masseleitungen 33a und 33b, die Wortleitungen W1 und W2 und die Zwischenpegelverdrahtung 32a, und ein Kontaktioch ermöglicht der Bitleitung B1 den Kontakt mit der Zwischenpegelverdrahtung 32a.
Hierbei sind die Masseleitungen 33a und 33b, die Wortleitungen W1 und W2, die Zwischenpegelverdrahtung 32a und die Bitleitung B1 aus einer Titan-Platin-Gold-Legierung gebildet, jedoch kann auch Aluminium für diese Verdrahtungen verwendet werden.
Die so ausgebildete nichtflüchtige programmierbare Nur- Lese-Speicheranordnung wird auf etwa 77 Kelvin abgekühlt und im Dunkeln verwendet. Die nichtflüchtige programmierbare Nur-Lese-Speicheranordnung ist jedoch auch bei anderen Temperaturen verwendbar, solange die anderen Temperaturen nicht höher als 150 Kelvin liegen.
Um den oben erwähnten gelöschten Zustand in der nichtflüchtigen programmierbaren Speicherzelle M11 herzustellen, werden an die Wortleitung W1 und die Bitleitung B1 etwa 0,5 Volt bzw. 1,5 Volt angelegt, und ein starkes elektrisches Feld, das sich von der gemeinsamen Drainelektrode 18 erstreckt, ermöglicht es heißen Elektronen, in die Elektronenzufuhrschicht 18 für den Speichertransistor NT injiziert zu werden. Die heißen Elektronen sind im Tiefenergiepegel DX mit hoher Dichte gefangen, und der I-V-Kollaps tritt auf. Dies führt zu einer niedrigen Kanalleitfähigkeit, und die nichtflüchtige programmierbare Speicherzelle M11 gelangt in den gelöschten Zustand. Die nichtf lüchtige programmierbare Speicherzelle M11, die so in dem gelöschten Zustand festgelegt wurde, speichert ein Datenbit mit dem Logik-"0"-Pegel.
Wenn an die Wortleitung W1 und die Bitleitung B1 jeweils etwa 0,5 Volt bzw. 3,5 Volt angelegt werden, wird der Tiefenergiepegel DX mit hoher Dichte ionisiert, und der Speichertransistor MT mit der selektiv dotierten Struktur wird aus dem I-V-Kollaps zurückgewonnen. Dies führt dazu, daß die nichtflüchtige programmierbare Speicherzelle M11 erneut in den hochleitfähigen Zustand gelangt und daß ein Datenbit mit dem Logik-"1"-Pegel in der nichtflüchtigen programmierbaren Speicherzelle M11 gespeichert ist.
Wenn das Datenbit aus der nichtflüchtigen programmierbaren Speicherzelle M11 ausgelesen wird, wird die Wortleitung W1 auf einen aktiven Pegel von etwa 0,5 Volt gebracht, und an die Bitleitung B1 werden etwa 0,5 Volt angelegt. Wenn das darin gespeicherte Datenbit den Logik-"1"-Pegel hat, ist die nichtflüchtige programmierbare Speicherzelle M11 in dem hochieitfähigen Zustand, und ein Strom fließt von der Bitleitung B1 zur Masseleitung 33a. Wenn jedoch das Datenbit im Logik-"0"-Pegel ist, fließt kein Strom über die nichtflüchtige programmierbare Speicherzelle M11. Da nicht ausgewählte Wortleitungen W2 bis Wm unten, also auf 0 oder einem negativen Spannungspegel, bleiben, haben diese nichtflüchtigen programmierbaren Speicherzellen keinen Einfluß auf den Spannungspegel der zugehörigen Bitleitungen B1 bis Bn. Wie vorangehend beschrieben wurde, überprüft der Leseverstärker die Bitleitung B1, um zu sehen, ob der Strom fließt oder nicht, und ähnlich der ersten Ausführungsform liefert der Ausgabezwischenspeicher das Ausgabedatensignal an die externe Schaltung.
Wie aus der vorangehenden Beschreibung ersichtlich ist, speichert die erfindungsgemäße nichtflüchtige programmierbare Speicherzelle ein Datenbit mittels der selektiv dotierten Struktur aus zusammengesetztem Halbleitermaterial. Da die nichtflüchtigen programmierbaren Speicherzeilen jeweilige Kanäle haben, die aus hochreinem gezielt undotiertem Gallimum-Arsenid gebildet sind, ist die Zugriffsgeschwindigkeit auf ein Datenbit drastisch erhöht.
Bei der zweiten Ausführungsform ist jede nichtflüchtige programmierbare Speicherzelle mittels einer Reihenschaitung eines Umschalttransistors ST und eines Speichertransistors MT ausgebildet, und beide Transistoren ST und MT haben die selektiv dotierte Struktur. Wenn der Umschalttransistor ST von dem selektiv dotierten Typ ist, kann der I-V-Kollaps im Umschalttransistor ST bei dem Löschvorgang mit der Drainvorlastspannung von etwa 1,5 Volt und der Gatevorlastspannung von etwa 0,5 Volt an der zugehörigen Wortleitung auftreten. Eine große Kanaibreite verhindert jedoch, daß der Umschalttransistor ST den ungewünschten I-V-Kollaps erleidet, da die große Kanaibreite die Stromdichte im Kanal des Umschalttransistors ST verringert.
Im Anschluß wird eine Verfahrenssequenz zur Herstellung der in Fig. 8 gezeigten nichtflüchtigen programmierbaren Speicherzelle unter Bezug auf die Fig. 9A bis 9F beschrieben. Die Verfahrenssequenz beginnt mit der Vorbereitung des semi-isolierenden Gallimum-Arsenid-Substrats 34, und ein hochreiner gezielt undotierter Gallimum-Arsenid-Film 91, ein stark dotierter Aluminium-Gallium-Arsenid-Film 92 vom n-Typ und ein stark dotierter Gallimum-Arsenid-Film 93 vom n-Typ werden epitaxial auf dem semi-isolierenden Gallimum- Arsenid-Substrat 34 unter Verwendung einer Molekularstrahlepitaxie oder einer metallorganischen chemischen Dampfablagerung gewachsen. Der hochreine gezielt undotierte Gallimum-Arsenid-Film 91 dient als Kanalschicht 35, und die Dicke des stark dotierten Aluminium-Gallium-Arsenid-Films 92 vom n-Typ wird auf einen für einen Verarmungstyp-Feldeffekttransistor bevorzugten, vorgegebenen Wert eingestellt. Hierbei liegt der vorgegebene Wert etwa bei 50 nm. Die sich daraus ergebende Struktur dieser Stufe ist in Fig. 9A dargestellt.
Eine Photoresist-Lösung wird auf der gesamten Oberfläche der Struktur verteilt, um so einen Photoresistfilm zu bilden, und der Photoresistfilm wird über Lithographietechniken mit einem Muster versehen, so daß eine Photomaskierungsschicht auf dem stark dotierten Gallimum-Arsenid-Film 93 vom n-Typ vorgesehen wird. Die Photomaskierungsschicht setzt alle Vertiefungen bildende Bereiche einem Ätzmittel aus, und der stark dotierte Gallimum-Arsenid-Film 93 vom n- Typ wird selektiv entfernt, bis der stark dotierte Aluminium-Gallium-Arsenid-Film 92 vom n-Typ auftaucht. Die Photomaskierungsschicht wird dann abgezogen, und eine Photomaskierungsschicht 94 wird auf dem stark dotierten Gallimum-Arsenid-Film 93 vom n-Typ erneut ausgebildet. Die Photomaskierungsschicht 94 bedeckt die flachen Vertiefungen und setzt den übrigen stark dotierten Aluminium-Gallium-Arsenid-Film vom n-Typ erneut dem Ätzmittel aus. Das Ätzmittel entfernt teilweise den stark dotierten Aluminium-Gallium-Arsenid-Film vom n-Typ und bildet die tiefen Vertiefungen, wie es in Fig. 9B gezeigt ist. Entweder Trockenoder Naßätzen wird zur Ausbildung der flachen und tiefen Vertiefungen verwendet, und eine Lösung, die Phosphorsäure (H&sub3;PO&sub4;) enthält, oder eine Gasmischung, die Chlor (Cl&sub2;) enthält, werden als Ätzmittel in der Ätzstufe verwendet. Der stark dotierte Aluminium-Gallium-Arsenid-Film 92 vom n- Typ, der so etwas entfernt wurde, dient als Elektronenzufuhrschicht 36, und die dünnen Abschnitte der Elektronenzufuhrschicht 36 ermöglichen es den Umschalttransistoren ST, mit der selektiv dotierten Struktur im Anreicherungsmodus betrieben zu werden. Das stark dotiert Gallimum-Arsenid vom n-Typ, das auf der Elektronenzufuhrschicht 36 verbleibt, erzeugt die stark dotierten Gallimum-Arsenid-Blöcke 37 vom n-Typ.
Die Photomaskierungsschicht 94 wird abgezogen, und eine Titanaluminiumlegierung wird über der gesamten Oberfläche der Struktur abgelagert. Eine geeignete Photomaskierungsschicht wird auf dem Titanaluminiumlegierungsfilm ausgebildet, und der Titanaluminiumlegierungsfilm wird teilweise durch ein Ätzverfahren entfernt. Dann verbleiben die Gateelektroden 38a bis 38d auf den Bodenoberflächen der tiefen und flachen Vertiefungen. Da die Gatebreite in der Submikrongrößenordnung ist, kann ein Elektronenstrahlbelichtungssystem zur Ausbildung der Gateelektroden 38a bis 38d verwendet werden. Die sich ergebende Struktur dieser Stufe ist in Fig. 9C gezeigt.
Eine Photoresistlösung wird über der gesamten Oberfläche der Struktur zur Ausbildung eines Photoresistfilms verteilt, und der Photoresistfilm wird zur Ausbildung einer Photoresist-Maskierungsschicht 95 mit einem Muster versehen. Die Photoresist-Maskierungsschicht 95 bedeckt die Gateelektroden 38a bis 38d und setzt vorgegebene Bereiche frei, an denen die Source- und Drainelektroden 39a bis 39e ausgebildet werden. Die Gold-Germanium-Nickel-Legierung wird über der gesamten Oberfläche der Struktur unter Verwendung einer Verdampfungstechnik abgelagert, wie es in Fig. 9D gezeigt ist, und die Photoresist-Naskierungsschicht 95 wird abgezogen. Die Gold-Germanium-Nickel-Legierung auf der gesamten Oberfläche der Photoresist-Maskierungsschicht 95 wird von der Struktur zusammen mit der Photoresist-Maskierungsschicht 95 entfernt, und die Source- und Drainelektroden 39a bis 39e verbleiben auf den stark dotierten Gallimum-Arsenid-Blöcken 37 vom n-Typ. Die Gold-Germanium-Nickel-Platten werden einer Wärmebehandung bei 420ºC ausgesetzt.
Siliziumdioxid wird über der gesamten Oberfläche der Struktur abgelagert, und der Siliziumdioxidfilm erzeugt den ersten Zwischenpegelisolierfilm 40. Eine geeignete Maskierungsschicht wird auf dem Siliziumdioxidfilm über ein Lithographieverfahren ausgebildet, und Kontaktlöcher werden in dem ersten Zwischenpegelisolierfilm 40 ausgebildet. Die Kontaktiöcher erstrecken sich durch den ersten Zwischenpegelisolierfilm 40 und erreichen die Source- und Drainelektroden 39a, 39c und 39e und auch die Gateelektroden 38b und 38c. Die Maskierungsschicht für die Kontaktliöcher wird abgezogen, und erneut wird eine Photoresistlösung über der gesamten Oberfläche aufgetragen, um einen Photoresistfilm auszubilden. Der photoresistfilm wird zur Ausbildung einer Photoresist-Maskierungsschicht 96 mit einem Muster versehen, und die Photoresist-Maskierungsschicht 96 setzt vorgegebene Bereiche frei, an denen die Masseleitungen 33a und 33b, die Wortleitungen W1 und W2 und die Zwischenpegelverdrahtung 32a ausgebildet werden. Die Titan-Platin-Gold-Legierung wird über der gesamten Oberfläche der Struktur über ein Verdampfungsverfahren abgelagert, wie es in Fig. 9E dargestellt ist. Die Photoresist-Maskierungsschicht 96 wird zusammen mit der Titan-Platin-Gold-Legierung abgezogen, die in Kontakt mit der Maskierungsschicht 96 gehalten ist, und die Masseleitungen 33a und 33b, die Wortleitungen W1 und W2 und die Zwischenpegelverdrahtung 32a bleiben auf dem ersten Zwischenpegelisolierfilm 40.
Erneut wird Siliziumdioxid auf der gesamten Oberfläche der Struktur abgelagert, und das Siliziumdioxid bildet den zweiten Zwischenpegelisolierfilm 41. Der zweite Zwischenpegelisolierfum 41 wird über das Lithographieverfahren teilweise entfernt, und ein Kontaktloch wird in dem zweiten Zwischenpegelisolierfilm 41 ausgebildet. Das Kontaktloch erstreckt sich durch den zweiten Zwischenpegelisolierfilm 41 und erreicht die Zwischenpegelverdrahtung 32a. Eine Photoresist-Maskierungsschicht für eine Entfernungsstufe wird auf dem zweiten Zwischenpegelisolierfilm 41 ausgebildet, und das Titan-Platin-Gold wird über der gesamten Oberfläche abgelagert, wie es in Fig. 9F dargestellt ist. Wenn die Photoresist-Maskierungsschicht entfernt wird, verbleibt die Bitleitung B1 auf dem zweiten Zwischenpegelisolierfilm 41.
Die in Fig. 8 gezeigte nichtflüchtige programmierbare Nur- Lese-Speicheranordnung erreicht eine hohe Zugriffsgeschwindigkeit ähnlich der ersten Ausführungsforin, und die Verfahrenssequenz für die nichtflüchtige programmierbare Nur- Lese-Speicheranordnung ist relativ einfach.

Dritte Ausführungsform

In Fig. 10 der Zeichnungen sind nichtflüchtige programmierbare Speicherzellen M31 und M32, die in einer weiteren nichtflüchtigen programmierbaren Nur-Lese-Speicheranordnung enthalten sind, auf einem semi-isolierenden Gallimum-Arsenid-Substrat 51 ausgebildet. Jede der nichtflüchtigen programmierbaren Speicherzellen M31 und M32 ist durch eine Reihenschaltung eines Umschalttransistors ST und eines Speichertransistors MT ausgebildet, und der Speichertransistor MT hat eine ähnliche Struktur wie jener der zweiten Ausführungsform Aus diesem Grund werden dieselben Bezugszeichen zur Bezeichnung der Komponenten des Speichertransistors MT entsprechend jenen der zweiten Ausführungsform verwendet. Die Beschreibung ist nur auf die Umschalttransistoren ST gerichtet.
Auf der Elektronenzufuhrschicht 36 ist ein Gallimum- Arsenid-Film 52 vom p-Typ ausgebildet, der von einem Gallimum-Arsenid-Film 53 vom n-Typ überlagert ist. Der Gallimum- Arsenid-Film 53 vom n-Typ wird teilweise von den Vertiefungen entfernt, und die Tiefe jeder Vertiefung wird auf einen bestimmten Wert zur Ausbildung eines Feldeffekttransistors des Verstärkungsmodus MES (Metall-Semiconductor) eingestellt. In den Vertiefungen werden Gateelektroden 54a und 55b in Kontakt mit den dünnen Abschnitten des Gallimum- Arsenid-Films 53 vom n-Typ ausgebildet, und Source- und Drainelektroden 55a, 55b und 55c werden auf den dicken Abschnitten des Gallimum-Arsenid-Films 53 vom n-Typ vorgesehen. Zwischenverbindungen 56a und 56b erzeugen Stromwege zwischen den Umschalttransistoren ST und den Speichertransistoren MT.
Die Verfahrenssequenz zur Herstellung der nichtflüchtigen programmierbaren Nur-Lese-Speicheranordnung, die in Fig. 10 gezeigt ist, ist ähnlich dem Verfahren der zweiten Ausführungsform bis zum Aufwachsen des gezielt undotierten hochreinen Gallimum-Arsenid-Films, des stark dotierten Aluminium-Gallium-Arsenid-Films vom n-Typ und des stark dotierten Gallimum-Arsenid-Films vom n-Typ auf dem semi-isolierenden Gallimum-Arsenid-Substrat 51.
Eine geeignete Maskierungsschicht 101 wird auf dem stark dotierten Gallimum-Arsenid-Film vom n-Typ mittels eines Lithographieverfahrens ausgebildet, und der stark dotierte Gallimum-Arsenid-Film vom n-Typ wird teilweise entfernt, um die stark dotierten Gallimum-Arsenid-Blöcke 37 vom n-Typ auszubilden, wie es in Fig. 11A gezeigt ist.
Die Maskierungsschicht 101 wird abgezogen, und Siliziumdioxid wird über der gesamten Oberfläche der Struktur unter Verwendung einer chemischen Dampfablagerung abgelagert, wobei der Siliziumdioxidfilm durch ein Lithographieverfahren mit einem Muster versehen wird, so daß eine Maskierungsschicht 101 aus Siliziumdioxid die stark dotierten Gallimum-Arsenid-Blöcke 37 vom n-Typ bedeckt. Unter Verwendung der Maskierungsschicht aus Siliziumdioxid werden ein Gallimum-Arsenid-Film 103 vom p-Typ und ein Gallimum-Arsenid- Film 104 vom n-Typ epitaxial auf den freigesetzten Oberflächen der stark dotierten Gallimum-Arsenid-Schicht 36 vom n- Typ gewachsen. Das gezielte Wachsen der Gallimum-Arsenid- Filme 103 und 104 wird unter Verwendung der Molekularstrahlepitaxie oder einer metallorganischen Dampfphasenwachstumstechnik erzielt. Die sich ergebende Struktur dieser Stufe ist in Fig. 11b gezeigt.
Nach dem selektiven Wachsen wird die Maskierungsschicht aus Siliziumdioxid 102 von der Struktur entfernt, und eine weitere Maskierungsschicht 105 wird auf der Struktur ausgebildet. Die Maskierungsschicht 105 setzt bestimmte Bereiche des Gallimum-Arsenid-Films 104 vom n-Typ einem Ätzmittel aus, und flache Vertiefungen werden in dem Gallimum-Arsenid-Film 104 oder 53 ausgebildet, wie es in Fig. 11c gezeigt ist.
Nachdem die Maskierungsschicht 105 abgezogen wurde, wird die nichtflüchtige programmierbare Nur-Lese-Speicheranordnung durch ähnliche Verfahren, wie die erste Ausführungsform, fertiggestellt, und aus diesem Grund wird eine detaillierte Beschreibung der Einfachheit halber weggelassen.
Alle Vorteile der zweiten Ausführungsform werden auch bei der dritten Ausführungsform verwirklicht. Da die Umschalttransistoren ST Feldeffekttransistoren vom MES-Typ sind, tritt kein I-V-Kollaps in den Umschalttransistoren auf, und die Kanalbreite des Umschalttransistors ST wird zur Vermeidung des I-V-Kollaps des Umschalttransistors ST nicht erhöht.
Obwohl bestimmte Ausführungsformen der Erfindung gezeigt und beschrieben wurden, ist es für den Fachmann klar, daß verschiedene Änderungen und Modifikationen vorgenommen werden können. Zum Beispiel kann der Schwellenspannungspegel auf einen bestimmten Pegel niedriger oder höher als -0,8 Volt in Abhängigkeit von der zugehörigen Schaltungen eingestellt sein, und der x-Wert aus AlxGa1-xAs kann auf jeden anderen Wert als 0,3 eingestellt werden.

Claims

1. Nichtflüchtige programmierbare Nur-Lesespeicheranordnung, die auf einem Substrat (13; 34; 51) ausgebildet ist, mit:

einer Mehrzal nichtflüchtiger programmierbarer Speicherzellen (M11 bis Mmn; M31/M32), wobei jede nichtflüchtige programmierbare Speicherzelle einen Feldeffekttransistor (14/ 15/ 17a (17b)/ 18/ 19a (19b); 35/ 36/ 38a (38d)/ 39a (39e)/ 39b (39d)) mit einer aus zusammengesetzten Halbleitermaterialien (14/15; 35/36) ausgebildeten selektiv dotierten Struktur, enthält und bei Temperaturen nicht oberhalb von 150 Kelvin betreibbar ist, wobei die selektiv dotierte Struktur umfaßt:

a) eine Kanalschicht (14; 35') aus Galliumarsenit,

b) einen Sourceanschluß (19a (19b) ; 39a (39e))

c) einen Drainanschluß (18; 39b (39d)), der beabstandet von dem Sourceanschluß angeordnet ist,

d) eine Ladungszufuhrschicht (15; 36) aus stark dotiertem Aluminiumgalliumarsenit, die auf der Kanalschicht ausgebildet und elektrisch mit dem Sourceanschluß und dem Drainanschluß verbunden ist, wobei die Ladungszufuhrschicht Dx-Zetren zur Modulation der Kanalleitfähigkeit der Kanalschicht in Abhängigkeit eines Belastungsspannungspegels zwischen dem Sourceanschluß und dem Drainanschluß hat, und

e) eine Gateelektrode (17a (17b) ; 38a (38d)), die auf der Ladungszufuhrschicht ausgebildet ist, wobei der Sourceanschluß und der Drainanschluß auf beiden Seiten der Gateelektrode angeordnet sind, die Dx-Zentren ein Strom-Spannungs-Kollapsphänomen verursachen, das aufgrund des Einfangens heißer Träger verursacht wird, die von der Kanalschicht in die Ladungszufuhrschicht in Anwesenheit der Belastungsspannung mit dem ersten Wert injiziert werden, um die Kanalleitfähigkeit zu vermindern, wobei die Belastungsspannung mit dem zweiten Wert Dx-Zentren ionisiert, um so ein Erholen von dem Strom-Spannungs-Kollapsphänomen zu ermöglichen.

2. Nichtflüchtige programmierbare Nur-Lesespeicheranordnung nach Anspruch 1, bei der das die Kanaischicht bildende Galliumarsenit gezielt undotiert ist.

3. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 2, bei der die Kanalschicht, die Ladungszufuhrschicht, die Gateelektrode, der Sourceanschluß und der Drainanschluß zusammen einen Speichertransistor (MT) zum Speichern eines Datenbits bilden, wobei eine Wortleitung (W1 (W2)) und eine Bitleitung (B1) jeweils mit der Gateelektrode und dem Drainanschluß verbunden sind.

4. Nichtfluchtige Halbleiterspeicheranordnung nach Anspruch 3, bei der das Aluminiumgalliumarsenit mit Verunreinigungsatomen vom n-Typ datiert ist.

5. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 2, bei der die Kanalschicht, die Ladungszufuhrschicht, die Gateelektrode, der Sourceanschluß und der Drainanschluß als Ganzes einen Speichertransistor (MT) bilden, der in einem Verarmungsmodus zum Speichern eines Datenbits betreibbar ist, wobei der Sourceanschluß mit der Gateelektrode verbunden ist, und bei der jede der nichtflüchtigen programmierbaren Speicherzellen außerdem einen Umschalttransistor (ST) enthält, der zwischen dem Speichertransistor und einer Bitleitung (B1) geschaltet ist, und dessen Gateelektrode (38b (38c) ; 54a (54b)) mit einer Wortleitung (W1 (W2)) gekoppelt ist.

6. Nichtflüchtige programmierbare Nur-Lesespeicheranordnung nach Anspruch 5, bei der der Umschalttransistor in einem Anreicherungsmodus betreibbar und die selektiv dotierte Struktur hat.

7. Nichtflüchtige programmierbare Nur-Lesespeicheranordnung nach Anspruch 5, bei der der Umschalttransistor eine Metall-Halbleiter-Struktur hat.

8. Verfahren zur Herstellung einer nichtflüchtigen programmierbaren Nur-Lesespeicheranordnung mit den Schritten:

a) Vorbereiten eines Substrats (34);

b) epitaxielles Wachsen einer Kanaischicht (35) aus Galliumarsenit, einer Ladungszufuhrschicht (92) aus stark dotiertem Aluminiumgalliumarsenit und einer hochleitfähigen Schicht (93) eines vorbestimmten zusammengesetzten Materials, wobei die Ladungszufuhrschicht eine erste vorgegebene Dicke hat, die es einem Speichertransistor (MT) erlaubt, in einem Verarmungsmodus bei Temperaturen nicht höher als 150 Kelvin zu arbeiten;

c) Ausbilden einer flachen Vertiefung in der hochleitfähigen Schicht und einer in die Ladungszufuhrschicht hineinragenden tiefen Vertiefung, wobei die tiefe Vertiefung die Ladungszufuhrschicht auf eine zweite bestimmte Dicke absenkt, die es einem Umschalttransistor (ST) ermöglicht, in einem Anreicherungsmodus zu arbeiten, wobei die Ladungszufuhrschicht den Boden der flachen Vertiefung umreißt;

d) Ausbilden einer Gateelektrode (38a (38d)) des Speichertransistors in der flachen Vertiefung und einer Gateelektrode (38b (38c)) des Umschalttransistors in der tiefen Vertiefung, wobei der Speichertransistor und der Umschalttransistor eine selektiv dotierte Struktur aufweisen, die Ladungszufuhrschicht Dx-Zentren zum Ändern einer Leitfähigkeit der Kanaischicht in Abhängigkeit eines Belastungsspannungspegels zwischen einem Sourceanschluß und einem Drainanschluß auf beiden Seiten der Gateelektrode des Speichertransistors hat, und

e) in Reihe Schalten des Speichertransistors und des Umschalttransistors.

9. Verfahren zur Herstellung einer nichtflüchtigen programmierbaren Nur-Lesespeicheranordnung mit den Schritten:

a) Vorbereiten eines Substrats (51);

b) epitaxielles Wachsen einer Kanaischicht (35) aus Galliumarsenit, einer Ladungszufuhrschicht (36) aus stark dotiertem Aluminiumgalliumarsenit und einer hochleitfähigen Schicht (37) eines ersten zusammengesetzten Materials, wobei die Ladungszufuhrschicht eine erste vorgegebene Dicke hat, die es einem Speichertransistor (MT) erlaubt, in einem Verarmungsmodus bei Temperaturen nicht höher als 150 Kelvin zu arbeiten;

c) Ausbilden erster und zweiter Vertiefungen in der hochleitfähigen Schicht mit jeweiligen Böden, die durch die Ladungszufuhrschicht umrissen sind;

d) selektives Wachsen eines zweiten zusammengesetzen Halbleiterfilms (103) eines ersten Leitfähigkeitstyps und eines dritten zusammengesetzten Halbleiterfilms (104) eines zweiten Leitfähigkeitstyps in der zweiten Vertiefung, um einen Kanal eines Umschalttransistors (ST) mit einer Metall Halbleiter-Struktur zur Verfügung zu stellen;

e) Ausbilden einer dritten Vertiefung in dem zweiten zusammengesetzten Halbleiterfilm, wobei die dritte Vertiefung durch einen Abschnitt des zweiten zusammengesetzten Halbleiterfilms umrissen ist, der eine Dicke hat, die es dem Umschalttransistor erlaubt, in einem Anreicherungsmodus zu arbeiten;

f) Ausbilden einer Gateelektrode (38a (38d)) des Speichertransistors in der ersten Vertiefung und einer Gateelektrode (54a (54b)) des Umschalttransistors in der dritten Vertiefung, wobei der Speichertransistor eine selektiv dotierte Struktur mit Dx-Zentren in dem stark dotiertem Aluminiumgaliiumarsenit hat, so daß die Kanalschicht ihre Leitfähigkeit in Abhängigkeit eines Belastungsspannungspegels zwischen einem Sourceanschluß und einem Drainanschluß auf beiden Seiten der Gateelektrode ändert; und

g) in Reihe Schalten des Speichertransistors und des Umschalttransistors.