JPS63178565A - 化合物半導体メモリ装置 - Google Patents
化合物半導体メモリ装置Info
- Publication number
- JPS63178565A JPS63178565A JP62010910A JP1091087A JPS63178565A JP S63178565 A JPS63178565 A JP S63178565A JP 62010910 A JP62010910 A JP 62010910A JP 1091087 A JP1091087 A JP 1091087A JP S63178565 A JPS63178565 A JP S63178565A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- center
- electrons
- compound semiconductor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
- H10D30/803—Programmable transistors, e.g. having charge-trapping quantum well
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は化合物半導体を用いたメモリ装置に関する。
〈従来の技術〉
不揮発性の半導体メモリ装置として、Ｓｉを用いたフロ
ーティングゲートを備えるＭＯＳＦＥＴ（Ｍｅｔａｌ−
Ｏｘｉｄｅ−５ｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）
が広く利用されている。しかし、メモリ装置の高速化に
際して、Ｓｉに比べて電子易動度が５〜６倍と大きく、
且つ半絶縁性基板が得られる等の高速半導体メモリ装置
の製作における利点を有する直接遷移型化合物半導体、
特にＧａＡｓを用いたＦＥＴの研究開発が行われている
。
ーティングゲートを備えるＭＯＳＦＥＴ（Ｍｅｔａｌ−
Ｏｘｉｄｅ−５ｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）
が広く利用されている。しかし、メモリ装置の高速化に
際して、Ｓｉに比べて電子易動度が５〜６倍と大きく、
且つ半絶縁性基板が得られる等の高速半導体メモリ装置
の製作における利点を有する直接遷移型化合物半導体、
特にＧａＡｓを用いたＦＥＴの研究開発が行われている
。
〈発明が解決しようとする問題点〉
ＧａＡｓはＳｉのようにＳｔ／５ｉ０２といった界面準
位密度の小さい良好な絶縁膜−半導体界面の形成が困難
なため、良好な特性を有するＧａＡｓＭＯ５ＦＥＴを製
作することは現在の技術では難しい。このようにＧ ａ
Ａ ｓの界面準位密度が低減できないのは、他原子の
表面吸着等により、Ｇ ａ Ａ ｓ界面にあるＡｓ原子
のミッシング等が起こり、表面に高濃度の表面準位が主
成され、フェルミレベルにこのフェルミレベル は金属−半導体接合いわゆるショットキーバリアが安定
に形成できる利点があり、該接合を活用したＭＥＳＦＥ
Ｔ（ＭＥｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＦＥＴ
）が製作される。従って、Ｇ ａ Ａ ｓで５１Ｍ０
Ｓ Ｆ ＥＴのような不揮発性のメモリ素子を製作す
ることは困難である。
位密度の小さい良好な絶縁膜−半導体界面の形成が困難
なため、良好な特性を有するＧａＡｓＭＯ５ＦＥＴを製
作することは現在の技術では難しい。このようにＧ ａ
Ａ ｓの界面準位密度が低減できないのは、他原子の
表面吸着等により、Ｇ ａ Ａ ｓ界面にあるＡｓ原子
のミッシング等が起こり、表面に高濃度の表面準位が主
成され、フェルミレベルにこのフェルミレベル は金属−半導体接合いわゆるショットキーバリアが安定
に形成できる利点があり、該接合を活用したＭＥＳＦＥ
Ｔ（ＭＥｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＦＥＴ
）が製作される。従って、Ｇ ａ Ａ ｓで５１Ｍ０
Ｓ Ｆ ＥＴのような不揮発性のメモリ素子を製作す
ることは困難である。
く問題点を解決するための手段〉
本発明は上述する問題を解決するためになされたもので
、化合物半導体基板のチャネ／”Ｑ成上に第１導電型の
化合物半導体からなる第１のバリア層と、該第１のバリ
ア層上に形成され且つ第２導電型の化合物半導体からな
るトラップ層と、該トラップ層上に形成され且つ第１導
電型の化合物半導体からなる第２のバリア層と、該第２
のバリア層上に形成された導体層とからなるゲートを有
し、ゲート電極の印加電圧状態によりドレイン電流に不
揮発性のメモリ効果を保有させる化合物半導体装置を提
供するものである。
、化合物半導体基板のチャネ／”Ｑ成上に第１導電型の
化合物半導体からなる第１のバリア層と、該第１のバリ
ア層上に形成され且つ第２導電型の化合物半導体からな
るトラップ層と、該トラップ層上に形成され且つ第１導
電型の化合物半導体からなる第２のバリア層と、該第２
のバリア層上に形成された導体層とからなるゲートを有
し、ゲート電極の印加電圧状態によりドレイン電流に不
揮発性のメモリ効果を保有させる化合物半導体装置を提
供するものである。
く作用〉
Ｇ ａ Ａ ｓを中心とする化合物半導体は構成元素の
組合せを換えることにより、混晶の製作やヘテロ接合の
形成が容易である。特にＧａＡｓとＡ６Ａｓの格子定数
はお互いに極めて近いため、ヘテロ接合を利用してダブ
ルへテロレーザやＨＥ Ｍ Ｔ（Ｈ４ｇｈＥｌｅｃｔｒ
ｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）
が製作される。
組合せを換えることにより、混晶の製作やヘテロ接合の
形成が容易である。特にＧａＡｓとＡ６Ａｓの格子定数
はお互いに極めて近いため、ヘテロ接合を利用してダブ
ルへテロレーザやＨＥ Ｍ Ｔ（Ｈ４ｇｈＥｌｅｃｔｒ
ｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）
が製作される。
一方、ＧａＡｓとＡ＃Ａｓとの混晶即ちＡ Ｉ Ｇ ａ
Ａ ｓにおいては、ｎ型不純物注入によりＤＸセンタ
と呼ばれる深い不純物レベルが形成される。ＤＸセンタ
は一般ニ、混晶のアニオン原子位置のｎ型不純物原子と
アニオン原子位置の原子空孔との相互作用によって発生
すると考えられている。ＨＥＭＴにおいてＡｌＧａＡｓ
／ＧａＡｓ界面に生成される不次元電子ガスは電界加速
されてホットな状態となるが、ＤＸセンタがＨＥＭＴを
構成するＡ Ｉ Ｇ ａ Ａ ｓ中に存在すると、ホッ
ト電子はＤＸセンタに容易に捕獲される。ところが、こ
のホット電子のＤＸセンタへの捕獲を制御することは、
ＨＥＭＴの構造上困難なことである。このような現象は
、２次元電子ガスが流れるチャネルのボテンシャルに影
響を与え、コラップスと呼ばれるドレイン電流の減少を
招く。
Ａ ｓにおいては、ｎ型不純物注入によりＤＸセンタ
と呼ばれる深い不純物レベルが形成される。ＤＸセンタ
は一般ニ、混晶のアニオン原子位置のｎ型不純物原子と
アニオン原子位置の原子空孔との相互作用によって発生
すると考えられている。ＨＥＭＴにおいてＡｌＧａＡｓ
／ＧａＡｓ界面に生成される不次元電子ガスは電界加速
されてホットな状態となるが、ＤＸセンタがＨＥＭＴを
構成するＡ Ｉ Ｇ ａ Ａ ｓ中に存在すると、ホッ
ト電子はＤＸセンタに容易に捕獲される。ところが、こ
のホット電子のＤＸセンタへの捕獲を制御することは、
ＨＥＭＴの構造上困難なことである。このような現象は
、２次元電子ガスが流れるチャネルのボテンシャルに影
響を与え、コラップスと呼ばれるドレイン電流の減少を
招く。
ところが本発明の如く、上述の構造のゲートを有するＦ
ＥＴは、従来の問題点であったＤＸセンタを利用し、こ
れを制御することができるため、化合物半導体を用いて
電流制御記憶機能を有する電子デバイスを製造すること
が可能となる。
ＥＴは、従来の問題点であったＤＸセンタを利用し、こ
れを制御することができるため、化合物半導体を用いて
電流制御記憶機能を有する電子デバイスを製造すること
が可能となる。
〈実施例〉
以下、図面を用いて本発明の一実施例を説明するが、本
発明はこれに限定されるものではない。
発明はこれに限定されるものではない。
第１図［ａｌ・（ｂｌは本発明の一実施例の製造プロセ
スを示す断面図である。即ち、第１図Ｉａｌの如く、予
め洗浄した（１００Ｊ面半絶縁性Ｇ ａ Ａ ｓウェハ
１（比抵抗１０７Ω・１．アンドープ）上に、バッツ１
層をなすアンドープＧａＡｓ層６（キャリア濃度１０１
４３８以下、膜厚１μｍ）、チャネルをなすｎ ＧａＡ
ｓ層２（キャリア濃度３ Ｘｌ ０１７１−３゜膜厚０
．１ｐｍ）、第１のバリア層をなすＢｅドープｐ型Ａ
ｌ Ｏ，４Ｇ ａ Ｏ，６Ａ ｓ ７ （キャリア濃度
ＩＱ ＣＭ 。
スを示す断面図である。即ち、第１図Ｉａｌの如く、予
め洗浄した（１００Ｊ面半絶縁性Ｇ ａ Ａ ｓウェハ
１（比抵抗１０７Ω・１．アンドープ）上に、バッツ１
層をなすアンドープＧａＡｓ層６（キャリア濃度１０１
４３８以下、膜厚１μｍ）、チャネルをなすｎ ＧａＡ
ｓ層２（キャリア濃度３ Ｘｌ ０１７１−３゜膜厚０
．１ｐｍ）、第１のバリア層をなすＢｅドープｐ型Ａ
ｌ Ｏ，４Ｇ ａ Ｏ，６Ａ ｓ ７ （キャリア濃度
ＩＱ ＣＭ 。
膜厚０．０２Ｐｍ）、トラップ層をなすＳｉドープｎ型
Ａｌ。、４ Ｇａ ｏ、６ Ａｓ８ （キャリア濃度１
０１７ ｃ、 ３゜膜厚ｏ、ｏｏｓμｍ）、第２のバリ
ア層をなすＢｅドープｐ型”ｏ、４Ｇａｏ、ａ Ａｓ９
（キャリア濃度１０１６７ｍ−３，膜厚０．０１ｕｍ
）を、ＭＢＥ法を用いて順次エピタキシャル成長する。
Ａｌ。、４ Ｇａ ｏ、６ Ａｓ８ （キャリア濃度１
０１７ ｃ、 ３゜膜厚ｏ、ｏｏｓμｍ）、第２のバリ
ア層をなすＢｅドープｐ型”ｏ、４Ｇａｏ、ａ Ａｓ９
（キャリア濃度１０１６７ｍ−３，膜厚０．０１ｕｍ
）を、ＭＢＥ法を用いて順次エピタキシャル成長する。
成長温度は６００℃。
ＧａＡｓの成長速度は１．０ μｍ ＋Ａ６ＧａＡｓ
の成長速度は１．４μｍとする。次いで、ＦＥＴとな
る領域１１を残して、上記エピタキシャル潮をメサエッ
チした後、第２のバリア層をｐ型Ａ６ＧａＡｓ Ｑ上
にスパッタ法及びホトエツチング法により高融点金属で
あるーゲート電極１０を配する。該和ゲート電極１０は
長さ１．５ｐｍ＋幅２０μｍ、厚み０．５μｍにて形成
する。
の成長速度は１．４μｍとする。次いで、ＦＥＴとな
る領域１１を残して、上記エピタキシャル潮をメサエッ
チした後、第２のバリア層をｐ型Ａ６ＧａＡｓ Ｑ上
にスパッタ法及びホトエツチング法により高融点金属で
あるーゲート電極１０を配する。該和ゲート電極１０は
長さ１．５ｐｍ＋幅２０μｍ、厚み０．５μｍにて形成
する。
次に、第１図（ｂＪの如く、上記苓−ゲート電極１０を
マスクにし、第２のバリア層をなすｐ型ＡｇＧａＡｓ９
、トラップ層をなすｎ型Ａ６ＧａＡｓ ８ 、第１の
バリア層をなすｐ型Ａ６ＧａＡｓ ７を順次化学エツ
チングして、ゲート４を形成する。この時、エツチング
液はＨ２ＳＯ４：Ｈ２０□：Ｈ２０＝３ ： １ ：
１で、エツチング温度は５０℃とする。続いて上記ゲー
ト４をマスクに、ｎ型ＧａＡｓ層２及びアンドープＧａ
Ａｓ６の一部とにＳｉイオンを注入した後、８００℃、
１分間の熱処理を施して、ｎ十層１３を形成する。更に
該ｎ十層１３上にＡｕ−Ｇｅ／Ａｕからなるソース電極
１４．ドレイン電極１５を形成する。
マスクにし、第２のバリア層をなすｐ型ＡｇＧａＡｓ９
、トラップ層をなすｎ型Ａ６ＧａＡｓ ８ 、第１の
バリア層をなすｐ型Ａ６ＧａＡｓ ７を順次化学エツ
チングして、ゲート４を形成する。この時、エツチング
液はＨ２ＳＯ４：Ｈ２０□：Ｈ２０＝３ ： １ ：
１で、エツチング温度は５０℃とする。続いて上記ゲー
ト４をマスクに、ｎ型ＧａＡｓ層２及びアンドープＧａ
Ａｓ６の一部とにＳｉイオンを注入した後、８００℃、
１分間の熱処理を施して、ｎ十層１３を形成する。更に
該ｎ十層１３上にＡｕ−Ｇｅ／Ａｕからなるソース電極
１４．ドレイン電極１５を形成する。
本実施例によるＦＥＴのトランスコンダクタンヌＧｍは
１８０ｍ５／１１１１．ドレイン電圧は２Ｖ。
１８０ｍ５／１１１１．ドレイン電圧は２Ｖ。
書き込み用閾値電圧は０．６Ｖ、消去閾値電圧は−ＩＶ
であることを確認した。各閾値電圧はＡｊｉＧａＡｓ層
のキャリア濃度、膜厚、Ａｎ組成比等により制御可能で
ある。
であることを確認した。各閾値電圧はＡｊｉＧａＡｓ層
のキャリア濃度、膜厚、Ａｎ組成比等により制御可能で
ある。
上記本実施例において、エピタキシャル成長法法等他の
エピタキシャル成長法も適用することができる。
エピタキシャル成長法も適用することができる。
第２図（ａｌ・（Ｃ１・（ｅｌ・ｆｇｌ・［ｉｌは本発
明の原理を示−１ＦＥＴのバンドダイヤグラムであり、
第２図（ｂｌ・ｆｄｌ・ｆｆｌ・（ｈ）・（ｊｌは本発
明の原理を示すＦＥＴの静特性である。即ち、第２図（
ａｌの如く、半絶縁性基板１上にチャネル通路２を有し
、このチャネル２にて電子が加速され、加速された電子
３のゲート４内ＤＸセンタ５への輸送を第１のバリア層
７が抑制する。このためチャネル２と第１のバリア層７
の障壁高さ１６は、電子３が電界から得る平均的エネル
ギよりも十分高く、また第１のバリア層７のなす障壁中
も広くとる。第１のバリア層７をｐ＝ＡβＧａＡｓで形
成すると、チャネル２をなすｎＧａＡｓ中の電子３に対
し該バリア層７は十分高い障壁となる。ゲート電圧が０
の時には、チャネル層２中の電子３はＤＸセンタに移る
ことなく、第２図（ｂｌの如くｎチャネルＧａＡｓＭＥ
Ｓ ＦＥＴの静特性を示す。
明の原理を示−１ＦＥＴのバンドダイヤグラムであり、
第２図（ｂｌ・ｆｄｌ・ｆｆｌ・（ｈ）・（ｊｌは本発
明の原理を示すＦＥＴの静特性である。即ち、第２図（
ａｌの如く、半絶縁性基板１上にチャネル通路２を有し
、このチャネル２にて電子が加速され、加速された電子
３のゲート４内ＤＸセンタ５への輸送を第１のバリア層
７が抑制する。このためチャネル２と第１のバリア層７
の障壁高さ１６は、電子３が電界から得る平均的エネル
ギよりも十分高く、また第１のバリア層７のなす障壁中
も広くとる。第１のバリア層７をｐ＝ＡβＧａＡｓで形
成すると、チャネル２をなすｎＧａＡｓ中の電子３に対
し該バリア層７は十分高い障壁となる。ゲート電圧が０
の時には、チャネル層２中の電子３はＤＸセンタに移る
ことなく、第２図（ｂｌの如くｎチャネルＧａＡｓＭＥ
Ｓ ＦＥＴの静特性を示す。
次にゲート４を正バイアスに印加すると、第２図（ｄｌ
の如＜：ＦＥＴのドレイン電流は増加する。この時第２
図（Ｃ１に示すように第１のバリア層７のｐ型不純物濃
度が低いため、ホット電子３が第１のバリア層７内に注
入される。注入された電子３はゲート４中のポテンシャ
ルの低いｎＡＪＩＧａＡｓ ）ラップ層８１Ｃ移る。こ
の電子３は十分なポテンシャルを持っているため、ｎＡ
ｎＧａＡｓ）ラップ層８中にあるＤＸセンタ５には有効
に捕獲されないが、第２のｐ−Ａ６ＧａＡｓバリア層９
のポテンシャルのために運動エネルギを失い、ゲート金
属１０に流れ込むことができず、結局ｎトラップ層８の
ＤＸセンタ５に休止する。
の如＜：ＦＥＴのドレイン電流は増加する。この時第２
図（Ｃ１に示すように第１のバリア層７のｐ型不純物濃
度が低いため、ホット電子３が第１のバリア層７内に注
入される。注入された電子３はゲート４中のポテンシャ
ルの低いｎＡＪＩＧａＡｓ ）ラップ層８１Ｃ移る。こ
の電子３は十分なポテンシャルを持っているため、ｎＡ
ｎＧａＡｓ）ラップ層８中にあるＤＸセンタ５には有効
に捕獲されないが、第２のｐ−Ａ６ＧａＡｓバリア層９
のポテンシャルのために運動エネルギを失い、ゲート金
属１０に流れ込むことができず、結局ｎトラップ層８の
ＤＸセンタ５に休止する。
続いて第２図ｆｅ）に示すようにゲート４を０バイヤス
に戻すと、ＤＸセンタ３に捕獲された電子３、のためｎ
トラップ層８のポテンシャルが高くナリ、実効的にチャ
ネ）ｖ２のポテンシャルを高め、第２図（ｆｌの如くド
レイン電流が低減する。即ち、ＤＸセンタ５がメモリ作
用を有することを意味する。
に戻すと、ＤＸセンタ３に捕獲された電子３、のためｎ
トラップ層８のポテンシャルが高くナリ、実効的にチャ
ネ）ｖ２のポテンシャルを高め、第２図（ｆｌの如くド
レイン電流が低減する。即ち、ＤＸセンタ５がメモリ作
用を有することを意味する。
次いで、このメモリ効果をリフレッシュするため、ゲー
ト４に十分な負のバイヤスを印加すると、第２図（ｈｌ
の如＜ＦＥＴのドレイン電流は減少する。
ト４に十分な負のバイヤスを印加すると、第２図（ｈｌ
の如＜ＦＥＴのドレイン電流は減少する。
また第２図（ｇｌに示すように、ゲート中の電界強度分
布がｎｄ積の関係でｐ−バリア層７，９に比べてｎトラ
ップ層８にて大きくなるため、ＤＸセンタ５の捕獲電子
３は電界効果により第１のｐ−バリア層７へ、続いてチ
ャネ／Ｌ／２へと放出される。
布がｎｄ積の関係でｐ−バリア層７，９に比べてｎトラ
ップ層８にて大きくなるため、ＤＸセンタ５の捕獲電子
３は電界効果により第１のｐ−バリア層７へ、続いてチ
ャネ／Ｌ／２へと放出される。
次に第２図（ｉ）に示すようにゲート４を０バイヤスに
戻すと、第２図（ｊ）の如くドレイン電流は初期値に戻
る。
戻すと、第２図（ｊ）の如くドレイン電流は初期値に戻
る。
以上の原理に基き、本発明によるＦＥＴのゲートのバイ
ヤス状態によって、ドレイン電流にメモリ機能を有せし
めることが可能になる。
ヤス状態によって、ドレイン電流にメモリ機能を有せし
めることが可能になる。
〈発明の効果〉
本発明の如く、化合物半導体からなってＤＸセンタを有
するトラップ層をζ同じ嬢化合物半導体からなる３１７
層で挾んでゲートを形成し、ＤＸセンタへの電子の捕獲
・放出を制御することによって、不揮発性のメモリ素子
を化合物半導体で製造することが可能になる。したがっ
て、本発明は信頼性の高い半導体メモリ装置に寄与する
ものである。
するトラップ層をζ同じ嬢化合物半導体からなる３１７
層で挾んでゲートを形成し、ＤＸセンタへの電子の捕獲
・放出を制御することによって、不揮発性のメモリ素子
を化合物半導体で製造することが可能になる。したがっ
て、本発明は信頼性の高い半導体メモリ装置に寄与する
ものである。
第１図＋ａ）・（ｂｌは本発明の一実施例の製造プロセ
スを示す断面図、第２図（ａｌ・（Ｃ１・ｔｅ＋・（ｇ
）・［ｉ）は本発明の原理を示すＦＥＴのバンドダイヤ
グラムを表す図、第２図（ｂ）・（ｄ）・ｆｆｌ・［＋
１）・［ｊｌは本発明の原理を示すＦＥＴの静特性を表
す図である。 に半絶縁性基板（ＧａＡｓ ）、２：チャネル（ｎ−ｆ
ａＡｓ）、３：電子、４：ゲート、５：ＤＸセンタ、６
：バッファ層（アンドープＧａＡｓ ）、７：第１のバ
リア層（ｐ ＡｄＧａＡｓ）、８：トラＦＥＴ領域、
１３：ｎ十層、１４：ソース電極、１５ニドレイン電極
、１６：障壁高さ。 代理人 弁理士 杉 山 毅 至（他１名）第１図 （ｅ） 第２図 （ｆ） Ｗ
）（）） （ｈ ）（ｉ）
（ｊ）第２図
スを示す断面図、第２図（ａｌ・（Ｃ１・ｔｅ＋・（ｇ
）・［ｉ）は本発明の原理を示すＦＥＴのバンドダイヤ
グラムを表す図、第２図（ｂ）・（ｄ）・ｆｆｌ・［＋
１）・［ｊｌは本発明の原理を示すＦＥＴの静特性を表
す図である。 に半絶縁性基板（ＧａＡｓ ）、２：チャネル（ｎ−ｆ
ａＡｓ）、３：電子、４：ゲート、５：ＤＸセンタ、６
：バッファ層（アンドープＧａＡｓ ）、７：第１のバ
リア層（ｐ ＡｄＧａＡｓ）、８：トラＦＥＴ領域、
１３：ｎ十層、１４：ソース電極、１５ニドレイン電極
、１６：障壁高さ。 代理人 弁理士 杉 山 毅 至（他１名）第１図 （ｅ） 第２図 （ｆ） Ｗ
）（）） （ｈ ）（ｉ）
（ｊ）第２図
Claims (1)
- 【特許請求の範囲】 １、化合物半導体からなるＦＥＴ（ＦｉｅｌｄＥｆｆｅ
ｃｔＴｒａｎｓｉｓｔｏｒ）のチャネル領域上に形成さ
れたゲートは、 第１導電型の化合物半導体からなる第１のバリア層と、 該第１のバリア層上に形成され且つ第２導電型の化合物
半導体からなるトラップ層と、 該トラップ層上に形成され且つ第１導電型の化合物半導
体からなる第２のバリア層と、 該第２のバリア層上に形成された導体層からなることを
特徴とする化合物半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62010910A JPS63178565A (ja) | 1987-01-20 | 1987-01-20 | 化合物半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62010910A JPS63178565A (ja) | 1987-01-20 | 1987-01-20 | 化合物半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63178565A true JPS63178565A (ja) | 1988-07-22 |
| JPH0563028B2 JPH0563028B2 (ja) | 1993-09-09 |
Family
ID=11763438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62010910A Granted JPS63178565A (ja) | 1987-01-20 | 1987-01-20 | 化合物半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63178565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272372A (en) * | 1990-05-22 | 1993-12-21 | Nec Corporation | High speed non-volatile programmable read only memory device fabricated by using selective doping technology |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617666A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JPS6154670A (ja) * | 1984-08-25 | 1986-03-18 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-01-20 JP JP62010910A patent/JPS63178565A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617666A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JPS6154670A (ja) * | 1984-08-25 | 1986-03-18 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272372A (en) * | 1990-05-22 | 1993-12-21 | Nec Corporation | High speed non-volatile programmable read only memory device fabricated by using selective doping technology |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563028B2 (ja) | 1993-09-09 |
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| US4605945A (en) | Semiconductor device | |
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